JPH0367379A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0367379A JPH0367379A JP1203105A JP20310589A JPH0367379A JP H0367379 A JPH0367379 A JP H0367379A JP 1203105 A JP1203105 A JP 1203105A JP 20310589 A JP20310589 A JP 20310589A JP H0367379 A JPH0367379 A JP H0367379A
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- JP
- Japan
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- output
- terminal
- circuit
- signal
- frequency
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 16
- 238000005259 measurement Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック信号を外部に取出して計測することが
できるようにしたマイクロコンピュータに関するもので
ある。
できるようにしたマイクロコンピュータに関するもので
ある。
第2図はこの種のマイクロコンピュータの要部の構成を
示す回路図である。図においてlは発振回路であり、縦
続接続された4つのインバータ2゜3.4.5と、この
縦続回路の両端に接続されたキャパシタ6と端子7,8
を用いて接続された外付けの抵抗16とからなる。抵抗
16は1〜3段目のインバータ2,3.4と並列的に接
続されており、4段目のインバータ5出力が発振回路I
出力として分周回路17へ人力され、その分周出力はこ
のマイクロコンピュータのシステムクロックとして用い
られ、またNチャネルトランジスタ19のゲートに与え
られている。トランジスタ19のドレインは端子20に
接続され、ソースは接地ラインに接続しである。
示す回路図である。図においてlは発振回路であり、縦
続接続された4つのインバータ2゜3.4.5と、この
縦続回路の両端に接続されたキャパシタ6と端子7,8
を用いて接続された外付けの抵抗16とからなる。抵抗
16は1〜3段目のインバータ2,3.4と並列的に接
続されており、4段目のインバータ5出力が発振回路I
出力として分周回路17へ人力され、その分周出力はこ
のマイクロコンピュータのシステムクロックとして用い
られ、またNチャネルトランジスタ19のゲートに与え
られている。トランジスタ19のドレインは端子20に
接続され、ソースは接地ラインに接続しである。
I8はDフリップフロップであり、端子20から入力さ
れた信号を人力とすると共に、他のシステムクロックで
あるφをクロック信号としており、その出力Tはモード
切換信号として用いられる。
れた信号を人力とすると共に、他のシステムクロックで
あるφをクロック信号としており、その出力Tはモード
切換信号として用いられる。
以上の構成のマイクロコンピュータにおいて、端子20
を抵抗を介してプルアップするとトランジスタ19は分
周回路17からのクロックのハイ/ローに応動してオン
/オフし、端子20はロー/ハイとなる。従って端子2
0のレベルを測定することでりロックの周波数を検知す
ることができる。また分周回路17の分周比を用いれば
発振回路l出力の周波数を求めることができる。
を抵抗を介してプルアップするとトランジスタ19は分
周回路17からのクロックのハイ/ローに応動してオン
/オフし、端子20はロー/ハイとなる。従って端子2
0のレベルを測定することでりロックの周波数を検知す
ることができる。また分周回路17の分周比を用いれば
発振回路l出力の周波数を求めることができる。
一方、トランジスタ19がオフである間に端子20に信
号を入力し、これをDフリップフロップ18にラッチさ
せ、このラッチ信号をモード切換信号Tとすることがで
きる。なおこのマイクロコンピュータを通常の態様で使
用する場合は端子20を接地レベルとする。
号を入力し、これをDフリップフロップ18にラッチさ
せ、このラッチ信号をモード切換信号Tとすることがで
きる。なおこのマイクロコンピュータを通常の態様で使
用する場合は端子20を接地レベルとする。
ところでマイクロコンピュータが複数の発振回路を備え
る場合において、その発振出力がシステムクロックとし
て用いられていないものについては上述の如き端子20
が用意されていない。各発振回路ごとに測定用の端子2
0を用意することは現実的ではないから各発振回路出力
の周波数の測定は外付は抵抗用の端子8を利用せざるを
得ない。ところが、このような測定をする場合には端子
8の容量により測定誤差が含まれることとなる。
る場合において、その発振出力がシステムクロックとし
て用いられていないものについては上述の如き端子20
が用意されていない。各発振回路ごとに測定用の端子2
0を用意することは現実的ではないから各発振回路出力
の周波数の測定は外付は抵抗用の端子8を利用せざるを
得ない。ところが、このような測定をする場合には端子
8の容量により測定誤差が含まれることとなる。
本発明は斯かる問題点を解決するためになされたもので
あり、特別の端子を設けることなくデータ出力用の端子
を利用してクロックの周波数を測定することを可能とし
たマイクロコンピュータを提供することを目的とする。
あり、特別の端子を設けることなくデータ出力用の端子
を利用してクロックの周波数を測定することを可能とし
たマイクロコンピュータを提供することを目的とする。
本発明ではポート出力データのための端子をクロック取
出しのための端子として兼用する。そして所定信号で両
者を選択出力させる。
出しのための端子として兼用する。そして所定信号で両
者を選択出力させる。
テストモードではクロックを兼用端子から出力させる。
そして通常の動作モードではポート出力データを兼用端
子から出力させる。
子から出力させる。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第1図において1は発振回路であり、従来同様縦続接続
された4つのインバータ2,3.4.5とこれに並列的
に接続されたキャパシタ6と、端子7.8を用いて外付
けされた抵抗16とからなっている。
された4つのインバータ2,3.4.5とこれに並列的
に接続されたキャパシタ6と、端子7.8を用いて外付
けされた抵抗16とからなっている。
発振回路lの出力は分周回路17で分周され、分周出力
は2人力の選択回路13の一人力としている。
は2人力の選択回路13の一人力としている。
λはポート出力データを表し、選択回路13の他人力と
している。10はプログラマブルレジスタであり、後述
するように端子20から出力する信号の選択のための2
値デークを格納する。
している。10はプログラマブルレジスタであり、後述
するように端子20から出力する信号の選択のための2
値デークを格納する。
Tはテストモードを指示する信号であり、信号Tと、レ
ジスタ10の内容とを2人力ANDゲート11へ与え、
その出力を選択回路13の選択制御信号としている。即
ち、選択回路13は2つの2人力ANDゲートと、両A
NDゲートの出力を2人力とするORゲートとからなり
、各ANDゲートの一方の人力が分周回路17出力及び
ポート出力データにであり、各ANDゲートの他方の入
力がANDゲート11の出力と、インバータ12による
反転出力とになっている。
ジスタ10の内容とを2人力ANDゲート11へ与え、
その出力を選択回路13の選択制御信号としている。即
ち、選択回路13は2つの2人力ANDゲートと、両A
NDゲートの出力を2人力とするORゲートとからなり
、各ANDゲートの一方の人力が分周回路17出力及び
ポート出力データにであり、各ANDゲートの他方の入
力がANDゲート11の出力と、インバータ12による
反転出力とになっている。
選択回路13の出力、つまり前記ORゲートの出力はN
チャネルトランジスタ19のゲート信号となっており、
そのドレインは端子20に、またソースは接地ラインと
接続されている。
チャネルトランジスタ19のゲート信号となっており、
そのドレインは端子20に、またソースは接地ラインと
接続されている。
斯かる構成においてテストモード信号Tをハイレベルと
し、レジスタ10に′1”を格納しておく場合はAND
ゲート11出力がハイレベルとなり、選択回路13は分
周回路17出力を選択する。従って端子20を抵抗を介
してプルアップすると、トランジスタ19は分周回路1
7出力のハイ/ローに応動してオン/オフし、端子20
のレベルはロー/ハイに変化する。従って端子20の電
位の変化を測定することにより分周回路17出力又は発
振回路1出力の周波数を求めることができる。
し、レジスタ10に′1”を格納しておく場合はAND
ゲート11出力がハイレベルとなり、選択回路13は分
周回路17出力を選択する。従って端子20を抵抗を介
してプルアップすると、トランジスタ19は分周回路1
7出力のハイ/ローに応動してオン/オフし、端子20
のレベルはロー/ハイに変化する。従って端子20の電
位の変化を測定することにより分周回路17出力又は発
振回路1出力の周波数を求めることができる。
テストモード信号Tがハイレベルであって、レジスタ1
0の内容を#0#としておく場合はANDゲート11出
力はローとなり、ポート出力データXが選択回路13で
選択される。従って同様に端子20をプルアップしてお
くことにより、端子20からは反転データAが出力され
ることになる。
0の内容を#0#としておく場合はANDゲート11出
力はローとなり、ポート出力データXが選択回路13で
選択される。従って同様に端子20をプルアップしてお
くことにより、端子20からは反転データAが出力され
ることになる。
つまり信号Tをハイとするテストモードの場合はレジス
タ10の内容をIloとすることにより、クロックを取
出し又はポート出力データを取出すことができ、従って
発振周波数測定及びポート機能チエツクを自由に行える
のである。
タ10の内容をIloとすることにより、クロックを取
出し又はポート出力データを取出すことができ、従って
発振周波数測定及びポート機能チエツクを自由に行える
のである。
これに対して信号Tをローとする場合、ANDゲート1
1出力はローとなるので、ポート出力データλが選択さ
れる。つまり端子20は通常のポート端子となるのであ
る。
1出力はローとなるので、ポート出力データλが選択さ
れる。つまり端子20は通常のポート端子となるのであ
る。
従って発振回路が複数ある場合、夫々につきポート端子
に選択回路13等、本発明に係る回路を付設することと
すれば通常のポート端子の機能を損なうことなく、その
発振周波数の測定が可能となるのである。
に選択回路13等、本発明に係る回路を付設することと
すれば通常のポート端子の機能を損なうことなく、その
発振周波数の測定が可能となるのである。
本発明は以上の如き構成を有するものであるから、クロ
ック取出し用に専用端子を用意することなくその周波数
を測定することができ、しかも端子容量の影響なしに正
確な測定が可能となるなど、本発明は優れた効果を奏す
る。
ック取出し用に専用端子を用意することなくその周波数
を測定することができ、しかも端子容量の影響なしに正
確な測定が可能となるなど、本発明は優れた効果を奏す
る。
第1図は本発明のマイクロコンピュータの要部回路図、
第2図は従来のマイクロコンピュータの要部回路図であ
る。 ■・・・発振回路 10・・・レジスタ 11・・・A
NDゲート13・・・選択回路 17・・・分周回路
20・・・端子なお、図中、同一符号は同一、又は相当
部分を示す。
第2図は従来のマイクロコンピュータの要部回路図であ
る。 ■・・・発振回路 10・・・レジスタ 11・・・A
NDゲート13・・・選択回路 17・・・分周回路
20・・・端子なお、図中、同一符号は同一、又は相当
部分を示す。
Claims (1)
- (1)所定の動作モード下でクロック信号を外部に取出
すことを可能としたマイクロコンピュータにおいて、前
記動作モードに関連する信号と所定の選択信号との組合
せによって作成される信号によりクロック信号又はポー
ト出力データを選択的に出力する選択回路と、該選択回
路出力を取出す端子とを具備することを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1203105A JPH0367379A (ja) | 1989-08-05 | 1989-08-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1203105A JPH0367379A (ja) | 1989-08-05 | 1989-08-05 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0367379A true JPH0367379A (ja) | 1991-03-22 |
Family
ID=16468475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1203105A Pending JPH0367379A (ja) | 1989-08-05 | 1989-08-05 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0367379A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
-
1989
- 1989-08-05 JP JP1203105A patent/JPH0367379A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
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