JPH0364123A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、論理回路、さらには半導体集積回路装置内に
形成される高速論理回路に適用して有効な技術に関する
もので、例えばエミッタフォロワによる出力段を有する
ＮＴＬ（ノン・スレッシュホールド・ロジンり）や、Ｅ
ＣＬ（工□ツタ・カップルド・ロジック）に利用して有
効な技術に関するもので、さらにはバイポーラゲートア
レイ集積回路内基本論理回路にも利用して有効な技術に
関するものである（例えば、日経マグロウヒル社刊行「
日経エレクトロニクス１９８７年５月４日号ｎｏ、 ４
２０１１１７〜１２０頁参照）。 〔従来の技術〕 小振幅のディジタル入力信号を受け、高速論理動作を行
５ＮＴＬ回路及びＥＣＬ回路がある。また、上記ＮＴＬ
回路及びＥＣＬ回路のそれぞれに出カニミッタフォロワ
回路を付加した出力エミノタフォロワ付ＮＴＬ回路及び
エミッタフォロワ付ＥＣＬ回路（以下、この出カニミッ
タフォロワ付ＮＴＬ回路のことをＮＴＬ回路及びこの出
力エミソタフォロワ付ＥＣＬ回路のことをＥＣＬ回路と
それぞれ称す。）さらに、上記ＮＴＬ回路を基本構成と
する高速論理集積回路及び上記ＥＣＬ回路とＮＴＬ回路
を基本構成とした高速論理回路がある。 第３２図は従来の論理回路の構成例を示す。 同図に示す論理回路ＬＯＧ７はＮＴＬとして構成され、
エミッタ接地型位相反転回路を形成する第１のトランジ
スタＱ３６と、エミッタフォロワ出力回路を形成する第
２のトランジスタＱ３７とを有し、トランジスタＱ３６
のコレクタから取り出される反転出力をトランジスタＱ
３７０ベースに与えることにより、第３３図に示すよう
に入力Ｖｉ７に対して負論理の出力ＶｏｌＯが得られる
ようになっている。 この場合、上記論理回路ＬＯＧ７には、コレクタ負荷抵
抗′ｆＬ３４、エミッタバイアス抵抗Ｒ３５、トランジ
スタＱ３６のスイッチング動作を速めるためのスピード
アップ容１ｃａ８．およびトランジスタＱ３７のエミッ
タ負荷抵抗Ｒ３６などが設けられている。 ＮＴＬ回路については、例えば、特開昭６３−１２４６
１５号に記載されている。 〔発明が解決しようとする課題〕 しかしながら、上述したＮＴＬ回路の技術には、次のよ
うな問題のあることが本発明者らによってあきらかとさ
れた。 すなわち、第３３図に上述した論理回路ＬＯＧ７の動作
波形を示すように、入力Ｎｉ７がハイレベルＨからロウ
レベルＬに切り換わって出力Ｖ。 １０がロウレベルＬからハイレベルＨに切り換えられる
ときには、トランジスタＱ３７のエミッタフォロワ動作
によって負荷容ｔｃＬ３が能動的に充電されることによ
り、出力ＶｏｌＯをただちにロウレベルＬからハイレベ
ルＨに立ち上げることができる。 しかし、入力Ｖｉ７がロウレベルＬからハイレベルＨに
切り換わって出力ＶｏｌＯがハイレベルＨからロウレベ
ルＬに切り換えられるときには、負荷容量ＣＬ３の電荷
がトランジスタＱ３７のエミッタ負荷抵抗Ｒ３６によっ
て受動的に放電されるのを待たなければならない。この
ため、出力ＶＯ２のハイレベルＨからロウレベルＬへの
立ち下がりに比較的大きな遅延時間ｔｐｄ２が生じてし
まう。 上記論理回路ＬＯＧ７において、その出力Ｖ。 １０の立ち下がりを速めるためには、トランジスタＱ３
７のエミッタ負荷抵抗Ｒ３６の抵抗値を十分に低くして
、負荷容量ＣＬ３からの放電電流■９を流しやすくする
必要がある。ところが、そのエミッタ負荷抵抗Ｒ３６の
値を低くすると、出力ｖｏｌｏがハイレベルＨのときに
エミッタ負荷抵抗Ｒ３６に定常的に流れる電流が大きく
なって、回路の消費電流が増えてしまう。 以上のように、上述した論理回路では、低消費電力性と
高速性を両立させることが困雛であるという問題があっ
た。 さらに、例えば上述した論理回路を大容量ゲートアレイ
集積回路の基本論理回路として使用するために、モノシ
リンク半導体集積回路技術によってその回路素子を高度
に微細化すると、α線の影響を受けて誤動作が生じやす
くなるという問題もあった。 ＥＣＬより構成される論理回路については、改良回路が
、米国特許４，５３９，４９３号に示されている。 この発明の目的は、高速性と低消費電力性を両立できる
半導体集積回路を提供することにある。 この発明の他の目的は、α線の影響を受げにくい半導体
集積回路を提供することにある。 この発明の前記にらびにそのほかの目的と新規な特徴に
ついては、本ＦｉＡ細書の記述および添附図面から明ら
かになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。 すなわち、例えば、ＮＴＬを構成する論理回路において
入力回路を位相分割回路によって形成し、この位相分割
回路の反転出力によってエミッタフォロワ出力回路を駆
動する一方、そのエミッタフォロワ出力回路のエミッタ
負荷をトランジスタによって形成するとともに、上記位
相分割回路の非反転出力の立上りで充電される容量の充
電電流によって上記エミッタ負荷トランジスタを一時的
に導通駆動させる、というものである。 上記した手段によれば、入力論理の切り換わりによって
エミッタフォロワ出力回路のトランジスタが導通から非
導通に切り換えられる過渡時に、そのエミッタフォロワ
出力回路のエミッタ負荷トランジスタが一時的に導通し
て負荷容量の電荷を急速放電し、これ以外の定常時には
上記工□ツタ負荷トランジスタはほぼ非導通の状態を保
つ。 〔作用〕 これにより、低消費電力性と高速性を両立させる、ワイ
ヤード論理を可能にする、α線の影響を受けにくくする
、という目的が達成される。 さらに本発明者の検討によれば第３２図の論理回路つま
りＮＴＬ回路に本発明を適用させることにより、現在で
は、ＮＴＬ回路の回路速度が、７０ ｐ ｓ／ｇａｔｅ
（負荷時）将来は、３０ｐＳ／ｇａｔｅ（負荷時）ま
で高速になる。さらにこのＮ Ｔ Ｌ回まで低消費電力
となる。 そしてまた本発明者の検討によれば、本発明が適用され
る論理回路は、低振幅回路であり、故に更に高速化が可
能であり、また本発明が適用される論理回路（論理部）
の電源電位は、−２，０〜−１，２（Ｖ）程度まで可能
な低電圧回路（低電圧部）であり、故に更に低電力化も
可能である。 〔実施例〕 第１図には、この発明が適用された第１の論理回路の第
１の原理図が、示されている。 以下の図において、同一符号は、同一あるいは相当部分
を示すものとし、また図示されているバイポーラトラン
ジスタは、ＮＰＮ型トランジスタである。さらに以下の
図に示す各論理回路は、特に制限されないが、後述する
第２７図で示すように大容量ゲートアレイ集積回路の基
本論理回路として、セルの一つを形成するものであって
他のセルとともに、単結晶シリコンのような１個のＰ型
半導体基板上において形成される。 第１図において、論理回路ＬＯＧＩは、分割回路１、こ
の位相分割回路１の反転出カーＶｉによって駆動される
エミッタフォロワ出力回路２、アクティブプルダウン回
路３、上記位相分割回路１の非反転出力＋ｖ１の立上り
を微分する微分容量Ｃａｌなどによって構成される。 この場合、上記位相分割回路１は、バイポーラトランジ
スタＱｌ、このバイポーラトランジスタＱ１のコレクタ
と高レベル側電源電位Ｖｃｃとの間に直列に介在するコ
レクタ負荷抵抗Ｒ２、バイポーラトランジスタＱ１のエ
ミッタと低レベル側電源電位Ｖｅｅとの間に直列に介在
する工□ツタ負荷抵抗Ｒ３によって形成される。 上記エミッタフォロワ出力回路２はエミッタフォロワ・
トランジスタＱ２によって形成される。 このエミッタフォロワ・トランジスタＱ２の工□ツタは
、後述するプルダウン・トランジスタＱ３を介して低レ
ベル側電源電位Ｖｅｅに接続されるとともに、出力配線
の分布容量および次段の論理回路の入力容量などによっ
て等測的に生じる負荷容量ＣＬＩに接続される。 アクティブプルダウン回路３は、プルダウン・トランジ
スタＱ３によって形成され、このプルダウン・トランジ
スタＱ３は、エミッタフォロワ出力回路２のエミッタ負
荷であり、上記微分容量Ｃａｌが、非反転出力＋Ｖｉの
立上りを微分することにより、一時的に導通駆動させら
れる。 上記微分容１ｃａｌは、その一方の電極がバイポーラト
ランジスタＱ１のエミッタに接続される一方、その他方
の電極がプルダウン・トランジスタＱ３のベースに接続
されているうプルダウン・トランジスタＱ３のベースに
は抵抗Ｒ１が並列に接続されている。この抵抗Ｒ１は、
微分容ｔｃａ１とともに微分時定数をなす微分回路であ
るとともに、プルダウン・トランジスタＱ３のベース残
留電荷の放電経路を形成する。 なお、位相分割回路１を形成するバイポーラトランジス
タＱ１のベースには、大容量ゲートアレイ集積回路の図
示されない他の論理回路から、ディジタル入力信号Ｖｉ
ｌが供給される。ここで、回路の電源電位Ｖｃｃは接地
電位とされ、回路の電源電位Ｖｅｅは所定の負の電源電
位（例えば−２（Ｖ））とされる。また、ディジタル入
力信号ｖｉｌは、例えばその・・イレベルＶＨが−０，
８■とされそのロウレベルＶＬが−１，４Ｖとされるよ
うな比較的小さな信号振幅を持つものとされる。 第２図には、第１図の論理回路ＬＯＧＩの入出力特性図
が示されている。 第２図において、＠１図の論理回路ＬＯＧＩのディジタ
ル出力信号Ｖｏｌのレベルについて説明するディジタル
入力信号Ｖｉｌが所定のロウレベル■Ｌとされるとき、
バイポーラトランジスタＱ１のコレクタ電［Ｉｃｌは、
バイポーラトランジスタＱ１のベース・エミッタ電圧及
び電流伝達率をそれぞれＶＢＥｌ及びＣ１とすると、Ｉ
Ｃ１＝（ＶＬ−ＶＢＥＩ−Ｖｅｅ）ｘｃｃｌ／Ｒ３のよ
うな比較的小さな値となる。このとき、ノードｎ１の電
圧は、 Ｖ ＨＣ＝ −Ｒ２Ｘ Ｉ Ｃ１ のようなハイレベルとされる。ノードｎ１のノ＼イレペ
ルＶｌ（Ｃは、出カニミッタフォロワ回路を構成スるト
ランジスタＱ２のベース・エミッタ電圧ＶＢＥＺ分だけ
さらにシフトされた後、この論理回路ＬＯＧＩのディジ
タル出力信号Ｖｏｌの）・イレベルトサレ、ソのハイレ
ベルＶ、は、Ｖ Ｈ”” Ｖ １１ ＣＶ Ｂ Ｅ ２
となる。ディジタル出力信号Ｖｏｌのノ・イレペルｖＨ
は、コレクタ負荷抵抗Ｒ２と工□ツク負荷抵抗凡３を設
定することによって上記ディジタル入力信号Ｖｉｌのノ
・イレベル■Ｈに設定される。 一方、デ。ジタル入力信号Ｖｏｌが所定のノ・イレベル
ｖＨとされるとき、バイポーラトランジスタＱ１のコレ
クタ電流Ｉｃｌ’は、バイポーラトランジスタＱ１のベ
ース・エミッタ電圧及び電流伝達率をそれぞれＶＢＥＩ
’及びα１′とするとき、Ｉｃ１’＝（ＶＨ−ＶＢＥＩ
−Ｖｅｅ）Ｘｃｃｌ’／Ｒ３のような比較的大きな
値となる。このとき、ノードｎ１の電圧は、 ＶＬＣ＝−Ｒ２ｘ Ｉ ｃ １ ’ のようなロウレベルとされる。ノードｎ１のロウレベル
Ｌｃは、エミッタフォロワトランジスタＱ２のベース・
エミッタ電圧ＶＢＥ２’分だけシフトされた後、この論
理回路ＬＯＧｌのディジタル出力信号Ｖｏｌのロウレベ
ルとされる。このとき、ディジタル出力信号Ｖｏｌのロ
ウレベル■Ｌは、Ｖ Ｌ ：Ｖ Ｌ ＣＶ Ｂ Ｅ ２ となる。ディジタル出力信号Ｖｏｌのロウレベル■Ｌは
、コレクタ負荷抵抗Ｒ２とエミック負荷抵抗Ｒ３を設定
することにより、上記ディジタル入力信号ｖｉ１のロウ
レベルＶＬに設定できる。 第３図は、第１図で示した論理回路ＬＯＧＩの動作例を
波形図によって示している。 第３図において、縦軸はディジタル入力信号Ｖｉ１及び
デジタル出力信号Ｖｏｌの電位また横軸は、時間を示し
ている。 同図に示すように、ディジタル入力信号Ｖｉｌがハイレ
ベルＶＨからロウレベル■Ｌに切り換わるときには、工
□ツタフォロワトランジスタＱ２のエミツタ７オロワ動
作によって負荷容量ＣＬＩが急速に充電される。これに
より、従来のＥＣＬ回路程に、デジタル出力信号■０１
はただちにロウレベル■Ｌからハイレベル■Ｈに立ち上
がることができる。 また、ディジタル入力信号ＶｉｌがロウレベルＶＬから
ハイレベル■Ｈに切り換わるときには、バイポーラトラ
ンジスタＱ１のエミッタ側からプルダウン・トランジス
タＱ３のベース側に向けて微分容量Ｃ１の充電電流工１
が流れる。これにより、プルダウン・トランジスタＱ３
が一時的に導通駆動されて負荷容量ＣＬＩの電荷を急速
放電する。つまり、微分￥ｇ−ｉＣａｌが上記位相分割
回路１の非反転出力子Ｖｉの立ち上りを微分し、この微
分出力が上記プルダウン・トランジスタＱ３を一時的に
導通駆動する。この結果、負荷容量ＣＬＩかも大きな放
電電流Ｉ２が引き出されて、ディジタル出力信号Ｖｏｌ
はただちにノ・イレベル■ＨからロウレベルｖＬに立ち
下がることができる。 以上のようにして、上述した論理回路ＬＯＧＩでは、デ
ジタル出力信号Ｖｏｌが立ち下げられるときの遅延時間
ｔｐｄｌが、大幅に短縮され、第３図に示す様に、デジ
タル出力信号Ｖｏｌの立上り時間と立下り時間とが、は
ぼ等しくできるようになり、微分出力が、上記プルダウ
ン・トランジスタＱ３を強制的かつ一時的に、導通駆動
させるために、負荷容１ｃＬｌが、軽負荷はもちろん、
重負荷の場合でも、負荷駆動能力がきわめて高くなり、
負荷、駆動能力が高いために、入力インパルスの応答が
向上され、デジタル出力信号Ｖｏｌの立上り時間と立下
り時［■ｊが、はぼ等しいために、上記論理回路Ｌ Ｏ
Ｇ １の回路速度に対するディジタル入力信号ｖ１１の
入力波形波形依存性も少なくなり、そして、エミッタフ
ォロワ出力回路２のエミッタ負荷を等価的に形成するプ
ルダウン・トランジスタＱ３は、ディジタル入力信号ｖ
１１がロウレベル■ＬからハイレベルＶＨに変化してデ
ィジタル出力信号ＶｏｌがハイレベルＶＨからロウレベ
ル■Ｌに立ち下がるときだげ過渡的に導通駆動され、そ
れ以外の定常時には非導通状態を保ってエミッタフォロ
ワ・トランジスタＱ２のエミッタ電流を抑制する。これ
により、上述した調理回路ＬＯＧＩでは、高速性に加え
て低消費電力性も同時に達成されるようになっている。 また、上述した論理回路ＬＯＧＩでは、定常時における
エミッタ負荷が等価的に高インピーダンスとなっていて
、ロウレベルｖＬ出力時に出力負荷側から流れ込む電流
が小さく抑えられるようになっている。これにより、複
数の論理回路の出力を共通接続してワイヤード論理を組
むことが行ないやすくなっている。 さらに、上述した論理回路ＬＯＧＩでは、例えば位相分
割口路１を形成するバイポーラトランジスタＱ１または
、Ｑ３がα線の影＃を受げても、このα線の影響は次の
第４図の説明のようにして軽減される。 第４図には、第１図で示した論理回路ＬＯＧＩのバイポ
ーラトランジスタＱ１とコレクタ負荷抵抗Ｒ２の断面図
が示されている。 第４図において、Ｐ −Ｓ ｕ ｂは、Ｐ型半導体基板
を示し、Ｎ＋−ＢＬは、Ｎ十型埋込層を示し、Ｎ −Ｅ
ｐ ｉは、Ｎ型エピタキシャル層を示し、ＰＨ１は、
バイポーラトランジスタＱ１のベース領域を示しＰ−４
ｔは、コレクタ負荷抵抗Ｒ２の抵抗層を示し、Ｎ＋−Ｅ
ｌは、バイポーラトランジスタＱｌのエミッタ領域を示
し、Ｎ＋’−Ｃは、バイポーラトランジスタＱ１のコレ
クタコンタクト層を示し、Ｐ＋は、チャネルストップ領
域を示し、Ｄｒは、空乏層領域を示し、そしてＦは、フ
ィールド酸化膜を示している。またＢ、Ｅ、Ｃはそれぞ
れバイポーラトランジスタＱ１のベース、エミッタ、コ
レクタのアルミニウムから形成される電極を示し、Ｒ−
ＡＬは、電源電位Ｖｃｃに接続されるアルミニウムから
形成されるコレクタ負荷抵抗Ｒ２の電極を示す。尚、コ
レクタ負荷抵抗Ｒ２は、別にポリシリコン層により形成
されても良い。 定常時においてα線αがバイポーラトランジスタＱ１に
入射されると、空乏Ｉ＠領域Ｄｒにホール■とエレクト
ロンＯが発生するっそのうちエレクトロン■は、近くの
電位の高いパイボーラド２ンジスタＱ１のコレクタ領域
に集められろために、バイポーラトランジスタＱ１のコ
レクタ領域からＰ型半導体基板に向けてあたかもリーク
電流を流すように作用する。このとき、α線によって生
じる見掛は上のコレクタ電流は、バイポーラトランジス
タＱ１のコレクタ電位は低下させるが、そのバイポーラ
トランジスタＱ１のエミッタ電位にはベース電位が一定
のためにほとんど変化を及ぼさｋい。したがって、プル
ダウン・トランジスタＱ３の方は、α線の影響を受けず
に非導通状態を維持する。プルダウン・トランジスタＱ
３が非導通状態を維持していれば、α線によってバイポ
ーラトランジスタＱ１のコレクタ電位だけが一時的に低
下したとしても、負荷容量ＣＬｌの充電電荷は急速には
放電されない。またプルダウントランジスタＱ３にα線
が入射すると、バイポーラトランジスタＱ１のα線につ
いての動作説明時間様に、プルダウン・トランジスタＱ
３のコレクタ電位を低下させようとするが、エミッタフ
ォロワ・トランジスタＱ２の動作により、プルダウン・
トランジスタＱ３のコレクタがクランプされ、大きく低
下はしないために、プルダウン・トランジスタＱ３が非
導通状態を維持し、負荷容ｔｔｃＬ１の充重負荷は、急
速には放電されない。またエミッタフォロワトランジス
タＱｌ（またはプルダウントランジスタＱ３）に入射し
たα線がプルダウントランジスタＱ３（またはバイポー
ラトランジスタＱｌ）に入射することは、α線の特性上
不可能であり、また２本のα線がバイポーラトランジス
タＱ１とプルダウン・トランジスタＱ３にそれぞれ入射
することも階無に等しい。したがってデジタル出力信号
Ｖｏｌは、α線がバイポーラトランジスタＱ１または、
プルダウント２ンジスタＱ３に入射されても、例えばバ
イポーラトランジスタＱ１のコレクタ電位が低下したほ
ど低下はしない、。 つまりα線の影響は、軽減される。 第５図には、第１図に示した論理回路ＬＯＧＩを本発明
により実現するための第１の実施例が示されている。ま
た第６図には、第５図の論理回路ＬＯＧＩに含まれるプ
ルダウン・トランジスタＱ３のベース電圧ＶＢ３とコレ
クタ電流Ｉｃ３との関係を説明する特性図が示されてい
る。 第１図との相違点に着目して説明すると、同図に示した
実施例の論理回路ＬＯＧＩでは、特に制限されｔヨいが
、コレクタ負荷抵抗Ｒ２、エミッタ負荷抵抗Ｒ３及び抵
抗Ｒ１は、それぞれ３（ＫΩ）、２（ＫΩ）及び４０（
ＫΩ）とされ、微分容１ｃａｌは、０．２（ｐＦ）とさ
れる。さらに本実施例では、定常時におけるエミッタフ
ォロワトランジスタＱ２のエミッタ電位の安定を図るた
めに、２０（ＫΩ）の高抵抗Ｒ４が設けられ、さらに定
常時におけるプルダウン・トランジスタＱ３を導通直前
の状態にバイアスするバイアス回路４が設けられている
。このバイアス回路４は、論理回路ＬＯＧｌより形成さ
れるセルの外部または内部より供給される所定のベース
制御電圧■ｂ１が与えられているバイポーラトランジス
タＱ４によって構成され、プルダウン・トランジスタＱ
３のベースに所定のバイアス電圧ｖｂを供給する。 ここで、バイポーラトランジスタＱ４のベースに供給さ
れる上記所定のベース制御電圧Ｖｂｌは、第６図に示さ
れるように、トランジスタＱ３のベース３７’ルダウン
・トランジスタＱ３が非常に弱いオン状態となるための
電圧値つまりプルダウン・トランジスタＱ３のコレクタ
電流Ｉｃ３がＩｃ３’（例えば１０〜１００（μＡ））
程度上じるバイアス電圧ｖｂを与えるような、所定の電
圧とされる。 これにより、プルダウン・トランジスタＱ３の駆動感度
を高めて、上記微分容量Ｃａｌの容量値を小さくしても
、デジタル入力信号ＶｏｌがロウレベルＶＬからハイレ
ベル■Ｈに切り換わる過渡ｉＩＫプルダウン・トランジ
スタＱ３を確実に導通駆動して、負荷容量ＣＬｌを急速
放電させることができるようになっている。 以上のようにして、さらにデジタル出力信号Ｖｏ１のハ
イレベル■ＨからロウレベルｖＬへの立ち下がりをさら
に高速にし、また負荷容量ＣＬＩが重負荷の場合でもさ
らに負荷容量ＣＬＩを急速放電させることができる。ま
たプルダウン・トランジスタＱ３の導通駆動は、微分容
量Ｃａｌの容＋ｉ値と、バイアス電圧ｖｂの電圧値によ
って決まる。スまり微分容量ｃａｌの容量値または、ノ
くイポーラトランジスタＱ４のベース制御電圧Ｖｂｌの
電圧値を変えることにより論理回路ＬＯＧＩの負荷駆動
能力を制御でき、しいては、デジタル出力信号Ｖｏｌの
立ち下がりのスピードをも制御できる。また定常時にお
けるエミッタフォロワ・トランジスタＱ２のエミッタ電
圧の安定化を図るための高インピーダンスの抵抗Ｒ４は
、バイポーラトランジスタＱ４のペース制御電圧Ｖｂｌ
が、変動しないように形成すれば、特に高インピーダン
スの抵抗Ｒ４を設けなくてもよい。 第７図（４）には、第５図に示した論理回路ＬＯＧＩの
入力信号と出力信号とのシーミレージョン動作を波形図
によって示している。第７図（Ｂ）には、シュミレーシ
ョン動作時のエミッタフォロワトランジスタＱ２のコレ
クタ電流とプルダウントランジスタＱ３のコレクタ電流
を波形図によって示している。 本シュミレーションにおいては、コレクタ負荷抵抗Ｒ２
は、１９（ＫΩ）、工□ツタ負荷抵抗は、１．３（ＫΩ
）、抵抗ｈｌは、２０（ＫΩ）、微分容４ｉＣａｌは、
０．７（ｐＦ’）、負荷容［） ＣＬ １． ＆−！、
、３（ｐＦ）、ベース制御電圧Ｖｂｌは、−０５２（■
）、電源電位Ｖｃｃは０（■）そして電源電位Ｖｅｅは
、−１，９８５（Ｖ）である。第５図に示した高抵抗Ｒ
４は、本シーミレージョンでは、設けてはいない。 第７図（４）において、横軸は時間を示し、単位は秒で
ある。縦軸は、デジタルメカ信号Ｖｉｌとデジタル出力
信号Ｖｏｌの電圧を示し単位はボルトである。尚デジタ
ル入力信号Ｖｉｌとデジタル出力信号Ｖｏｌの電圧は、
第７図（Ｎの波形図に示すように、じゃつかんの誤差を
含んでおり、第７図（Ａ）においては、その誤差を含ん
だノ・イレペル、ロウレベルをそれぞれハイレベル■Ｈ
，ロウレベル■Ｌとして示す。また第７図（Ｂ）におい
ては、横軸は、同様に時間を示し、単位は秒であり、縦
軸は、エミ、タフォロワトランジスタＱ２のコレクタ電
流Ｉｃ２とプルダウン・トランジスタＱ３のコレクタ電
流Ｉｃ３を示し単位は、アンペアである。 第７図（４）及び（Ｂ）において、デジタル入力信号Ｖ
ｉｌがロウレベル■Ｌかラノ・イレベル■Ｈに切り換わ
るとき、エミノタフォロワトランジスタＱ２のエミッタ
フォロワ動作によって、コレクタ電流Ｉｃ２が急速に増
大し、これにより、負荷容ｆｃＬ１が急速に充電される
。これによりデジタル出力信号Ｖｏｌはただちにノ・イ
レベルＶｌｌに立ち上がる。 デジタル入力信号Ｖｉｌがロウレベル■Ｌからハイレベ
ル■Ｈに切り換わるとき、前述のように微分容１ｏｃａ
ｌの出力によりプルダウントランジスタＱ３が一時的に
動通駆動するために、プルダウントランジスタＱ３のコ
レクタ電流Ｉｃ３が急速に増大して、負荷容１ｃＬ１が
急速に放電される。このために、デジタル出力信号Ｖｏ
ｌが０．６ｘ Ｉ Ｑ−’ （５ｅｃ）程度の遅延時間
ｔｐｄｌ’を持って、ハイレベル■Ｈからロウレベル■
Ｌに立ち下がることができる。 第８図には、第５図で示した論理回路ＬＯＧＩに複数の
微分容量を設けた実施例が示されている。 アウト図が示されている。 第８図において、第５図の実施例との相違点に着目して
説明すると、同図に示した論理回路ＬＯＧｌでは、微分
容量Ｃａ ｌのかわりに微分容量ＣａＩＡ、Ｃａ１Ｂ及
びＣａ ｉＣが設けられている。 第９図において、２点破砂で囲まれた領域Ｐ 。 及びＩ） ｏ ／は、それぞれポリシリコン層を示して
いる。ＡＩＡ−ＡＩＣは、アルミニラン層から形成され
る自己線であり、ＣｏＡ＝ＣｏＣは、コンタクト孔を示
している。 微分容量ＣＩＡ、ＣＩＢ及びＣ１Ｃは、それぞれポリシ
リコン層Ｐｏ、Ｐｏ’より形成される２層のポリシリコ
ン層に図示しない特電膜なはさんで形成している。微分
Ｖ量Ｃａ１Ａ、Ｃａ１Ｂ及びＣａ１Ｃに結合される配線
Ａ、 Ｉ Ａ〜ノ＼ＩＣ及びコンタクト孔ＣＯＡ〜ＣＯ
Ｃは、ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄ Ｄｅｓｉ
ｇｎ）やＤＡ（ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）
などによって選択される。この選択された配線ＡＩＡ、
ＡＩＢ、またはＡｌＣ及びコンタクト孔Ｃｏ Ａ 、’
Ｃｏ ＢまたはＣｏＣのパターンを形成すＮ−へ るマスクにより、微分容１ｃａｌＡ、Ｃａ１ＢまたはＣ
ａ１Ｃが、バイポーラトランジスタＱ１の工□ツタとプ
ルダウントランジスタＱ３のベースとの間に結合される
。 以上のように論理回路ＬＯＧＩは、微分容量Ｃａ Ｉ
Ａ 、 Ｃａ Ｉ ＢまたはＣａ１Ｃを選択することに
より、負荷容１ｃＬｌに対して、適切な負荷駆動能力及
びデジタル出力信号Ｖｏｌの立ち下がりの速度を選択す
ることができる。 第１０図には、第５図で示した調理回路ＬＯＧＩの本発
明による応用例を示す実施例が示されている。 第５図との相違点に着目して説明すると、同図に示した
論理回路ＬＯＧＩは、位相分割回路１を形成するバイポ
ーラトランジスタＱ１をバイポーラトランジスタＱＩＡ
及びＱＩＢとし２人力の論理回路を構成し、バイポーラ
トランジスタＱ１Ａ及びＱＩＢのベースには、デジタル
入力信号ＶｉＩＡ及びＶｉ ＩＢが、それぞれ供給され
ている。 、、％１０図の実施例の動作について説明する。 ディジタル入力信号Ｖｉ ＩＡ及びＶｉｌＢがすべてロ
ウレベル■Ｌとされるとき、バイポーラトランジスタＱ
ＩＡ及びＱＩＢの共通結合されたエミッタの電位はロウ
レベルとなり、コレクタ負荷抵抗Ｒ２には比較的小さな
コレクタ電流が流される。このため、ノードｎｌは、上
記第１図の実施例と同様に、ハイレベルＶＨＣとなり、
ディジタル出力信号Ｖｏｌは、所定のハイレベルＶＨと
される。 一方、ディジタル入力信号ＶｉｌＡ及びＶｉｌＢのうち
のいずれかがハイレベルｖＨとされるとき、トランジス
タＱ Ｉ Ａ’及びＱＩＢの共通結合されたエミッタの
電位はハイレベルとなり、コレクタ負荷抵抗Ｒ２には比
較的大きなコレクタ電流が流されろ。このため、ディジ
タル出力信号Ｖｏｌは所定のロウレベルｖＬとされる。 つまり、この実施例の調理回路ＬＯＧｌは、ディジタル
出力信号Ｖｏｌが、 ＝ｖ １１Ａ＋Ｖ ｔ １ｂ なる論理式を満足するような２人力のノアゲート回路と
して機能するものである。 以上のように、この実施例の論理回路ＬＯＧＩは、第５
図の実施例において位相分割回路１を形成スるバイポー
ラトランジスタＱ１が、並列形態とされそれぞれのベー
スに対応するディジタル入力信号ＶｉｌＡ及びＶｉｌＢ
をそれぞれ受ける２個のトランジスタＱＩＡ及びＱＩＢ
に置き換えられる。ディジタル出力信号Ｖｏｌは、上記
ディジタル入力信号Ｖｉ ＩＡ及びＶｉｌＢがすべてロ
ウレベルｖＬとされるとき、選択的にハイレベルＶＨと
され、これにより、この実施例の論理回路ＬＯＧｌは、
２人力のノアゲート回路として機能する。 言うまでもなく、この実施例の論理回路ＬＯＧＩは、上
記第１図の実施例と同様に、その高速動作が妨げられる
ことなく、低消費電力化される。また、並列形態とされ
るバイポーラトランジスタの数を増減することで、任意
のファンイン数を持つノアゲート回路を実現することが
できる。 第１１図には、第１０囚に示した２人力論理回路ＬＯＧ
１を前述のように大容量ゲートアレイ集積回路のセルと
して、２つ用いて結線することにより、ワイヤード論理
５を組んだ、第１の応用例が示されている。 第１１図において、第１０図に示した抵抗８４は、図示
はしていないが別に設けてもよい１．第１１図には、論
理回路ＬＯＧＩが２つ示しであるために、片方をＬＯＧ
ＩＡ、他方をＬＯＧＩＢとして示しである。またデジタ
ル入力信号ＶｉＩＡＶｉｌＢも論理回路ＬＯＧＩＡ 、
ＬＯＧＩＢに対応して、論理回路ＬＯＧＩＡのデジタル
入力信号なＶ ｉＩ Ａ 、 Ｖ ｔ Ｉ Ｂ 、論理
回路ＬＯＧＩ Ｂのデジタル入力信号ＶｉｌＡ’、Ｖｉ
ｌＢ’として示している。 すでに述べたように、２つの論理回路ＬＯＧＩＡ。 ＬＯＧＩＢはいずれも、定常時におけるエミッタ負荷が
等測的に高インピーダンスとなっていて、ロウレベル■
Ｌ出力時に負荷側から流れ込む電流が小さく抑えられる
ようになっていることにより、配線Ｌｌ及びＬ２に定常
電流を流すことなくそれぞれの出力を共通接続してワイ
ヤード論理５を組むことが問題なく行なえる。つまりワ
イヤード論理を組むことにより、デジタル出力信号Ｖｏ
２は、Ｖｏ ２＝（ｖｉ ＩＡ＋Ｖｉ ＩＢ＋ＶｉＩＡ
’＋Ｖｉ ＩＢ’）が実現できる。 さらに例えば、配線Ｌｌ及びＬ２をアルミニウムにより
形成したとしても定常電流を流さないためにエレクトロ
マイグレーションが生じにくく、配線１１及び１２の微
細化ができ、しいては大容量ゲートアレイ集積回路を高
速化、高集積化になる。 尚エレクトロマイグレーションについては、例えば産業
図書株式会社１９８７年５月２５日発刊の「半導体デバ
イス−基礎理論とプロセス技術−」の３９３ページに示
されている。 第１２図には、第１０図に示した２人力論理回路ＬＯＧ
Ｉを前述のように大容量ゲートアレイ集積回路のセルと
して、２つ用いてラッチ回路を組んだ第２の応用例が示
されている。 第１２図において、第１０図に示した抵抗Ｒ４は、図示
していないが、別に設けてもよい、また第１２図には論
理回路ＬＯＧＩが２つあるために片方をＬＯＧＩ Ｃ、
他方をＬＯＧＩＤとして示しである。 すでに述べたように、２つの論理回路ＬＯＧＩＣＬＯＧ
ＩＤはいずれも、そのディジタル出カ信号Ｖｏ１がα線
の影響な受げにくいことにより、非常に信頑性の高い保
持動作を行なうことができる。 第１３図には、第１０図で示した論理回路Ｌ ＯＧ１と
ＥＣＬを構成する論理回路Ｌ ＯＧ ２とが、大容量ゲ
ートアレイ集積回路のセルとして、それぞれが、結合さ
れている一実施例が示されている。 第１３図において、論理回路ＬＯＧ２は、電源電位Ｖｃ
ｃと電源電位Ｖｅｅｌとの間に結合される、差動トラン
ジスタＱ５及びＱ６Ｍ抗Ｒ５及びＲ６と電流源■Ｓ１に
より構成される差動増幅回路６及び電源電位Ｖｃｃと電
源電位Ｖｅｅとの間に結合され、上記差動増幅回路６の
出力を受けるバイポーラトランジスタＱ７及びＱ８抵抗
Ｒ７及びＲ８から構成されるエミッタフォロワ出力回路
７より構成される。またバイポーラトランジスタＱ５の
ベースには、論理回路ＬＯＧＩのデジタル出力信号Ｖｏ
ｌが供給され、バイポーラトランジスタＱ６のペースに
は参照電位Ｖｒｅｆ １が供給される。 尚、論理回路ＬＯＧＩは、第１０図で示した高抵抗Ｒ４
は、図示はしていないが別に設けてもよい。 電源電位Ｖｅｅｌは、所定の負電位であり例えば−３（
Ｖ）とされる。 第１３図の実施例の論理回路ＬＯＧＩ及びＬＯＧ２の動
作について説明する。 論理回路Ｊ、 ＯＧ １は、第１０図で示した実施例と
同様であるので省略する。 論理回路ＬＯＧ １のディジタル出力信号Ｖｏ１がハイ
レベルＶＨのとき、参照電位Ｖｒｅｆｌの電位より、高
いためにバイポーラトランジスタＱ５が導通駆動し、エ
ミッタフォロワ出力回路７のデジタル出力信号Ｖｏ３及
びＶｏ４は、それぞれロウレベル■Ｌ及びハイレベルＶ
Ｈとなる。論理回路Ｌ ＯＧ １のディジタル出力信号
Ｖ ｏ ’１が、ロウレベル■Ｌの時は、参照電位Ｖｒ
ｅｆｌより低いために、バイポーラトランジスタＱ６が
導通駆動し、エミッタフォロワ出力回路７のディジタル
出力信号Ｖｏ３及びＶｏ４は、それぞれハイレベル■□
及びロウレベルｖＬとして出力される。 以上のように、論理回路ＬＯＧＩのディジタルｍ力信号
Ｖ ｏ Ｉ Ｆ）ハイレベルｖＨ及びロウレベル■Ｌの
論理振幅と論理回路Ｌ ＯＧ ２の倫理振幅とを互換性
を持た七ろために抵抗Ｒ１〜Ｊ（８を適当に設定するこ
とにより大容量ゲートアレイ集積回路に、上述の論理回
路ＬＯＧＩやＥＣＬを構成する論理回路ＬＯＧ２を混在
して、１個の半導体基板上において形成されることも可
能である、第１４図には、第１０図に示した論理回路Ｌ
ＯＧｌの出力の安定化を図った実施例が示されている
。 第１５図には、第１４国で示す論理回路ＬＯＧＩのレイ
アウト図が示されている。 第１４図において、第１０図との相違点に着目して説明
すると、同図に示した論理回路ＬＯＧＩは、定常時にお
けるプルダウン・トランジスタＱ３を導通直前の状態に
バイアスするバイアス回路４とともに、プルダウントラ
ンジスタが一時導通し、その時の放電電流の引き抜きす
ぎのために超こるデジタル出力信号Ｖｏ１の電位の負電
位側へのオーバーシュートを阻止するクランプ回路８が
設けられている。また電７Ｎ、電位Ｖｅｅ及びＶｃｃを
供給する電源線の温度特性等による電源電位Ｖｅｅ及び
Ｖｃｃの変動により、プルダウン・トランジスタＱ３の
定常時にもける導通による誤動作を防止するために、電
源線を電源電位ＶＣＣ及びＶｅｅに対してそれぞれ２本
づつ設げており、それぞれの電源線から供給される電源
電位をＶｅａｌ。 Ｖｃｃ２．Ｖｃｃ２及びＶｃｃ３として示している。 クランプ回路８は、低インピーダンスの所定のベース制
御電圧ｖｂ２が図示しない論理回路より与えられている
バイポーラトランジスタＱ９によって構成され、このＱ
９のエミッタフォロワ動作によって、デジタル出力信号
Ｖｏｌの電位をロウレベルｖＬ以上に吊り上げている。 第１５図において、点線で囲まれた領域のうちＮ＋−Ｂ
ｌは、前述のようにＮ＋型埋込層を示し、それぞれのＮ
−Ｂ２は、対応するバイポーラトランジスタのエミッタ
領域を示している。−点破線で囲まれた領域Ｐ−Ｂ２は
、それぞれの対応するバイポーラトランジスタのベース
領域を示し、２点破線で囲まれた領域Ｐｏ、Ｐｏ’は前
述のようにそれぞれポリシリコン層を示し、実線で囲ま
れた領域は、アル□ニウム層から形成される配線ＡＬＩ
〜ＡＬ１２を示し、各ＣＯは、コンタクト孔を示してい
る。Ｂ１〜Ｂ４及びＢ９、Ｅ１〜Ｅ４及びＢ９は、対応
するバイポーラトランジスタＱ１〜Ｑ４及びＱ９のベー
ス及びエミッタを示している。Ｃ３は、エミッタ７オロ
ワトランジスタＱ２のコレクタを示し、ＣＣＩ及びＣＣ
２は、後述する共通コレクタを示している。尚、コレク
タ負荷抵抗Ｒ２は、第４図で示した拡散層より形成され
る抵抗ではなく、ポリシリコン層より形成される抵抗と
して示している。 第１５図において、バイポーラトランジスタＱＩＡ、Ｑ
ＩＢのベースＢＩＡ及びＢｌＢには、それぞれの対応す
るアルミニラン層から形成される配線ＡＬＩ及びＡｌ２
からデジタル入力信号ＶｉｌＡ及びＶｉｌＢが供給され
る。バイポーラトランジスタＱＩＡ、ＱＩＢのエミッタ
ＥＩＡ及びＥＩＢには、アル□ニウム層から形成される
配線Ａｌ３及びＡｌ４とポリシリコン層Ｐｏから形成さ
れるエミッタ負荷抵抗Ｒ３を介して、電源電位Ｖｅｅ２
と結合し、さらにこれらのエミッタＥｚＡ及びＥＩＢは
アルミニウム層から形成される配線Ａｌ４を介して微分
容１ｃａｌの片方の電極にも結合している。バイポーラ
トランジスタＱＩＡ、ＱＩＢのコレクタは、共通コレク
タＣＣ１として形成されアルくニウム層より形成される
配線Ａｌ５及びＡｌ６とポリシリコン層ＰＯより形成さ
れるコレクタ負荷抵抗Ｒ２を介して電源電位Ｖｃｃｌに
結合される。この共通コレクタＣＣ１は、さらにエミッ
タフォロワトランジスタＱ２のベースＢ２に、アルミニ
ウム層より形成される配線Ａｌ６を介して結合している
。 微分容量Ｃａｌは、ポリシリコン層Ｐｏ、Ｐｏ’より形
成される２層のポリシリコン層に図示してない誘電膜を
はさんで形成しており、上記の様に微分容１ｃａｌの片
方の電極がアルミニウム層から形成される配線Ａｌ４を
介してバイポーラトランジスタＱＩＡ、ＱＩＢのエミッ
タＥｔＡ及びＥＩＢ及びエミッタ負荷抵抗Ｒ３に結合さ
れるっ微分容量Ｃａｌの他方の電極は、アル□ニウム層
より形成される配線Ａｌ７を介してプルダウントランジ
スタＱ３のベースＢ３、ポリシリコン層Ｐｏから形成さ
れる抵抗Ｒ１及びバイポーラトランジスタＱ４のエミッ
タＢ４に結合される。 プルダウントランジスタＱ３は、上記の様にベースＢ３
がアルミニウム層より形成される配線Ａｌ７を介して微
分容１ｃａｌ、抵抗Ｌｌ及びバイポーラトランジスタＱ
４のエミッタＢ４に結合される。プルダウン・トランジ
スタＱ３のエミッタＢ３は、アルミニウム層より形成さ
れる配線Ａｌ１を介して電源電位Ｖｅｅ３及びポリシリ
コン層Ｐｏより形成される抵抗Ｒ１，Ｒ４に結合される
。プルダウントランジスタＱ３のコレクタＣ３は、アル
ミニウム層より形成される配線Ａｌ９を介して、エミッ
タ７オロワトランジスタＱ２のエミッタＢ２バイポーラ
トランジスタＱ９のエミッタＢ９、ポリシリコン層Ｐｏ
より形成される抵抗Ｒ４に結合され、このアルミニウム
層の配１ｓＡＬ９は、デジタル出力信号Ｖｏｌを出力す
る配線である。 エミッタ７オロワトランジスタＱ２のエミッタＢ２は、
上記のようにプルダウントランジスタＱ３のコレクタＣ
３、抵抗Ｒ４及びバイポーラトランジスタＱ９のエミッ
タＢ９に結合されている。 エミッタフォロワトランジスタＱ２のベースＢ２は上記
のようにアルミニウム層より形成される配線Ａｌ６を介
してバイポーラトランジスタＱ９Ａ。 ＱＩＢの共通コレクタＣＣ１及びコレクタ負荷抵抗抵抗
Ｒ２に結合している、エミッタ７オロワトランジスタＱ
２のコレクタは、バイポーラトランジスタＱ４．Ｑ９の
コレクタＣＣ２と共通とされ、この共通コレクタＣＣ２
は、アルミニウム層より形成される配線ＡＬＩＯを介し
て電源電位ＶＣＣ２と気合される・ バイポーラトランジスタＱ４のエミッタＥ４及びコレク
タは、上記のように、エミッタＥ４が、アルミニウム層
より形成される配ｍＡＬ７を介して、プルダウントラン
ジスタＱ３のベースＢ３、微分容１ｃａｌ及び抵抗Ｒ１
と結合され、コレクタがエミッタフォロワトランジスタ
Ｑ２とバイポーラトランジスタＱ４のコレクタとともに
共通コレクタＣＣ２として形成される。バイポーラトラ
ンジスタＱ４のベースＢ４は、アルミニウム層より形成
される配線ＡＬ１．１に結合され、この配線を介して、
ペース制御電圧ｖｂ１が供給される。 バイポーラトランジスタＱ９のエミッタＥ９及びコレク
タは、上記のように、エミッタＥ９がアルミニウム層よ
り形成される配線ＡＬ９を介して、抵抗Ｒ４、エミッタ
フォロフトランジスタＱ２のエミッタＥ２、プルダウン
トラ／ジスタＱ３のコレクタＣ３に結合され、コレクタ
は、バイポーラトランジスタＱ９のコレクタと、エミッ
タフォロワトランジスタＱ４のコレクタとともに共通コ
レク汽ＣＣ２として形成される・パイ′−２１う７ジス
タＱ９のベースＢ９は、アルミニウム層より形成されろ
配線ＡＬ１２に結合されこの配線よりベース制御電圧Ｖ
ｂ２が供給されろ。 以上のように、デジタル出力信号Ｖｏｌの電位の負電位
側へのオーバーシーートが防止され、またデジタル出力
信号Ｖｏｌのロウレベル■Ｌが保証される。さらには、
位相分割回路１を形成するバイポーラトランジスタＱ９
Ａ及びＱＩＢのそれぞれのコレクタまたは、バイアス回
路４のバイポーラトランジスタＱ４とフラング回路８の
バイポーラトランジスタＱ９のそれぞれのコレクタとを
、半導体基板上の同じ領域に形成できるために超小型セ
ルが可能である。 以 下 余 白 第１６図には、第１図に示した論理囲路ＬＯＧｌの第１
の原理図を本発明により実現するための第２の実相例が
示されている。 第１６図ＶＣ卦いて、第１図の実施例との相違点に着目
して説明すると本実施例の論理回路ＬＯＧｌでは、バイ
アス回路９が設けられている。 バイアス回路９は、エミッタフォロワ・トランジスタＱ
２のエミッタと微分容ｙＣａｌとの間に結合される抵抗
Ｒ９工り形成される。上記バイアス回路９は、デジタル
出カイｇ号ＶＯＩが、ノ・イレベル■Ｈの時抵抗Ｒ９を
介して、プルターラン・トランジスタＱ３のベース側に
直流帰還させることによって、微分容１Ｃａｌによるプ
ルダウン・トランジスタＱ３の駆動の充放電電流を増大
させている。 これにより、負荷容１ＣＬｌの変化にかかわらず良好な
立下り特性が得られる。 第１７図には、第１６１１ｄに示した論理回路ＬｏＧｌ
を前述のように大容量ゲートアレイ集積回路のやＷとし
て、２つ用いて、結線することにより：′・＼ ワイヤード論理１０を組んだ実施例を示す。 第１７図において、論理回路ＬＯＧＩが２つ示しである
ために片方をＬＯＧＩＥ池方をＬＯＧＩ）゛として示し
である。またデジタル入力信号Ｖ＋１も論理回路ＬＯＧ
Ｉ Ｅｌ、ＯＧＩ Ｆ別にそれぞれＶｉｌ、Ｖｉ１’
として示している。 すでに述べた様に、２つの論理間ＭＬＯＧＩＥ。 ＬＯＧＩＦは、ロウレベルｖＬ出力時に、負荷側から流
れ込む電流が、小さく抑えられるようになっていること
により、ワイヤード論理１０を組みやすく々っている。 第１７図に釦いて、ワイヤード論理１０を組む事により
デジタル入力信号ｙｉ１．ｖｉ、１’に対ｔ ル７ ”
タル出力信号Ｖ Ｏ５＝ （Ｖ ｉ １ ＋ Ｖ Ｉ
１ ’ ）が実現できる。１ｆｔ：、同図では、論理
回路ＬＯＧＩＦより構成されるセルの一部を非接続、つ
普り論理回路ＬＯＧＩＤのバイアス回路９と抵抗Ｒ１及
びプルダウントランジスタＱ３を不使用としてワイヤー
ド論理１０を組んでいる。故に、第１１図の抑えられる
ようになってふ・す、さらに配線１３゜１４のエレクト
ロマイグレーションが生じにくく、より微細化となる。 第１８図には、第１図に示した論理回路ＬＯＧｌの第１
の原理図を本発明により実現するための第３の実施例が
示されている。 第１図との相違点に着目して説明すると、論理回路ＬＯ
ＧＩは、出カニミッタフォロワ回路を構ｆｆｆるエミッ
タフォロワ・トランジスタＱ２の負荷手段として、さら
に直列形態とされる２個の抵抗ＲＩＯ及びＲ１１に加え
られる。抵抗Ｒ１０及びＲ１１の共通結合さｉ；＆ノー
ドとプルダウン・トランジスタム３のベースとの間には
、特に制限されないが、抵抗Ｒ１２が設けられる。プル
ダウン・トランジスタム３のベースは、さらに微分容量
Ｃａ １を介して、バイポーラトランジスタＱ１のエミ
ッタに容量結合される。ここで、抵抗ＲＩＯ及びＲ１１
は、比較的大きな抵抗値を持つように設計され、抵抗Ｒ
１２は、プルダウン・トラフジ２９東の入カイ″−ダ７
″を充分大きくするような所定の抵抗値を持つように設
計される。これによす、抵抗Ｒ１２は、上記抵抗ＲＩＯ
及びＲ１１とともにプルダウン・トランジスタム３のベ
ースに所定のバイアス電圧Ｖｂ／を与えるバイアス回路
１１を構成し、あわせて上記微分容量Ｃａ１とともにデ
ィジタル入力信号Ｖｉ１のレベル変化を上記プルダウン
・トランジスタム３のベースに伝達する微分回路を構成
するものとなる。 ディジタル入力信号Ｖｉ１が所定のロウレベルＶｆｌＣ
固定されディジタル出力信号■０１が所定のハイレベル
ｖＨに固定されるとき、プルダウン・トランジスタム３
のベースには、抵抗Ｒ１０及びＲ１１の抵抗比によって
決する所定のバイアス電圧■ｂ′が与えられる。このバ
イアス電圧Ｖｂ′は、上記第５図の実施例と同様に、プ
ルダウン・トランジスタム３が非常に弱いオン状態とな
るようなＰｆｒ定の電圧値とされる。これにより、プル
ダウン・トランジスタム３は、ディジタル出力信号Ｖｏ
１に影響を与えることなく、非常に弱いオン状態と武れ
る。 ディジタル入力信号Ｖｉ１がロウレベルｖＬからハイレ
ベルｖＨＫ変化されると、プルダウン・トランジスタム
３のベース電圧は、ディジタル入力信号Ｖｉ１のレベル
変化が上記微分容１ｃａ１及び抵抗Ｒ１２から々る微分
回路を介して伝達されることで、一時的に高くされる。 このため、フ。 ルダウン・トランジスタム３は一時的に完全なオン状態
となり、ディジタル出力信号■０１は急速にハイレベル
ｖＨからロウレベルｖＬに変化される。 ところで、ディジタル入力信号Ｖｉ１が所定のハイレベ
ルＶＨＶＣ固定されディジタル出力信号Ｖｏ１が所定の
ロウレベルｖＬに固定されるとき、上記プルダウン・ト
ランジスタム３のベース電圧はロウレベルとされ、プル
ダウン・トランジスタム３けほぼカットオフ状態とされ
る。この状態で、ディジタル入力信号Ｖｉｌがハイレベ
ル■ＨからロウレベルｖＬに変化されると、プルダウン
・トランジスタム３のベース電圧は、ディジタル入力信
号Ｖｉ１のレベル変化が上記微分回路を介して伝達され
ることで、一時的に低くされる。このため、トランジス
タム３はさらにカットオフ状態とされ、ディジタル出力
信号■１１は、エミッタフォロワ・トランジスタＱ２を
介して、ロウレベルｖＬからハイレベルＶＨＫ急速に変
化される。 以上のように、この実施例の論理回路ＬｏＧｌでは、プ
ルダウン・トランジスタム３のベースが、微分容量Ｃａ
ｘを介してバイポーラ・トランジスタｑ１のエミッタに
容量結合されるとともに、抵抗１−４１２を介して抵抗
ＲＩＯ及びＲ１１の共通結合されたノードに結合される
。抵抗Ｒ１２は、上記微分容量Ｃａ１とともにディジタ
ル入力信号■ｉｌのレベル変化をプルダウン・トランジ
スタム３のベースに伝達する微分回路を構成し、あわせ
て上記抵抗ＲＩＯ及びＲ１１とともにプルダウン・トラ
ンジスタム３のベースに所定のバイアス電圧■ｂ′を与
えるバイアス回路１１を構成する。 以上の様に、この実施例の論理回路ＬＯＧｌは、プルダ
ウン・トランジスタム３のベースにバイアス電圧■ｂ′
を供給することにより、プルダウン・トランジスタＧ３
の駆動感度を高めている。またバイアス電圧ｖｂ′を、
デジタル出力信号ＶｏＩＶＣＸって供給することによっ
て第１４図で示したプルタウントランジスタＧ３の電源
電位Ｖｅｅの′Ｒ＠による、誤動作は、低減される。 第１９図には、第５図で示した論理回路ＬすＧ１に、定
電圧回路を加えた実施例が示さハている。 第５図との相違点に着目し７て説明すると、四回におい
ては、バイアス回路４を形成するバイポーラトランジス
タＱ４のベースと回路の電源電圧ＶＣＣとの間には、ダ
イオードＤ１が設けられる。 普た、特に制限され々いが、バイポーラトランジスタＱ
４のベースと回路の電源電位’Ｊｅｅとの間ＶＣは、抵
抗Ｒ，１３が設けられ、上記バイポーラトランジスタＱ
４のベースとエミッタフォロワ・トランジスタＧ２のエ
ミッタすなわち論理回路ＬＵＧｌの出力端子との間Ｋｉ
、キャパシタＣａ２が設けられる。これにより、抵抗Ｒ
１３は、上記ダイオードＤ１とともにバイポーラトラン
ジスタＱ４のべ７Ｍ所定のベース制＠電圧Ｖｂ３を与え
る定電圧発生回路を構成（２、あわせて上記キャパシタ
Ｃａ２とともに出力端子のレベル変化をバイポーラトラ
ンジスタＱ４のベースに伝達する微分回路を構成する。 ここで、抵抗几１３は、比較的大きな抵抗値を持つよう
に設計され、この論理回路ＬｏＧｌの低消費′１浬力比
を妨げないものとされる。 ティジタル出力信号Ｖｉ１のレベルがハイレベルｖＨ又
はロウレベルＶＬＫ固定されるとき、バイポーラトラン
ジスタＱ４のベースには、タイオードＤ１の順方向電圧
ＶＤＦＩによって決する所定のベース制＠電圧Ｖｂ３が
供給される。このベース制御電圧ｙｂ３は、上記第５図
の実施例のベース制御電圧Ｖｂｌと同様に、プルダウン
・トランジスタＧ３のベースにプルダウン・トランジス
タＧ３が非常に弱いオン状態となるようなバイアス電圧
ｖｂを与え得る所定の電圧値とされる。これらのことか
ら、この実施例のプルダウン・トランジスタＧ３は、上
記第５図の実施例と同様な作用を示し、これにより、こ
の実施例の論理回路ＬＯＧ≠り、その高速動作を妨げら
れることなく、低消費電力化される。 ところで、この実施例の論理回路ＬＯＧＩの出力端子と
バイポーラトランジスタＱ４のベースとの間には、前述
のように、キャパシタＣａ２及び抵抗Ｒ１３からなる微
分回路が設けられる。この微分回路は、ディジタル出力
信号Ｖｏ１がロウレベル■Ｌとなると同時に、微分容ｔ
Ｃａ１の放電今うながし、パルス性入力信号に対する応
答性を向上させる作用を持つ。 以上のように、この実施例の調理回路ＬＯＧＩでは、バ
イアス回路４を構成するバイポーラトランジスタＱ４の
ベースと回路の電源電位ＶＣＣとの間にダイオードＤ１
が設けられ、そのベースと論理回路Ｌ（ＪＧＩの出力端
子との間にキャノくシタＣａ２が設けられる。さらに、
バイポーラトランジスタＱ４のベースと回路の電源電位
ＶＣＣとの間には、上記ダイオードＤ１とともに定電圧
発生回路を構成し、かつ上記キャパシタＣａ２とともに
微分回路を構成する抵抗Ｒ１３が設けられる。 この抵抗Ｒｘ３は、比較的大きな抵抗値を持つように設
計される。これにより、この実施例の論理回路Ｌ（ＪＧ
Ｉは、バイポーラトランジスタＱ４のべ−７，に所定の
ヘース制御電圧ｖｂ３を与えるための定電圧発生回路が
簡素化されるとともに、バイポーラトランジスタＱ４及
びＧ３を介して行われる帰還動作によジ、パルス性入力
信号に対する応答性がさらに同上されるものである。前
述のように、抵抗Ｒ４及びＲ１３は比較的大きな抵抗値
を持つように設計されるため、論理回路ＬＯＧｌの低消
費電力化は妨げられない。 第２０図には、本発明が、適用された論理回路の第２の
原理図が示されている。 第２０図に釦いて、基本的には、Ｆｉｇ、ｘの実施例と
同様であり、位相分割回路１１．エミッタフォロワ出力
回路２．アクティブプルダウン回路３等は、第１図の実
施例に対応する。 第１図との相違点に着目して説明すると、同図では、位
相分割回路１がディジタル入力信号ＶｉＩＣ及びＶ＋
ＩＤを受けるバイポーラトランジスタＱ７＜ Ｃ及びＱ
ＩＤに−１：り構成される・さら“デ′タル入力信号Ｖ
ＩＩＣ，ＶｉｌＤの論理がわずかの時間差でハイレベル
■ＨとロウレベルｖＬに変化した場合でも、テジタル出
力信号Ｖｏ１が高速に応答するために、エミッタ負荷ト
ランジスタＱ３を導通駆動させるための、微分容量Ｃａ
１の放電動作をうながすための容量Ｃａ３が設けられて
いる。 第２１色は、第２０図に示した論理回路ＬＯＧ １の動
作例を波形図によって示す。 同図に示す動作例では、２つのディジタル入力信号Ｖｉ
ＩＣとＶｉｌＤの論理がわずかの時間差でハイレベル■
Ｈとロウレベル■ＬＶｃ変化しているため、ディジタル
出力信号■０，１がノ・イレベルｖＨになるべき区間が
非常に短い。 第２０固結よび第２１図にかいて、甘ず、ティジタル入
力信号ＶｉｌＣがハイレベルｖＨでＶ＋ＩＩＩロウレベ
ル■Ｌの区間ｔ。のとき、微分容量Ｃａ１はバイポーラ
トランジスタＱＩＣ、ＱＩＤの共通エミッタ電位すなわ
ち位相分割回路１の非冬Ｆや力＋■１がパイ″′である
ことにより・その位相分割回路ｌ側から見て、飽和状態
に充電されている。甘た、容量Ｃａ３は、エミッタフォ
ロワ・トランジスタＱ２のエミッタ電位すなわちデジタ
ル出力信号ＶＯＩがロウレベルｖＬであることにより、
出力側から見て、無充電状態にある。 次に、デジタル入力信号ＶｉｌｅがハイレベルｖＨから
ロウレベルｖＬに変化して、デジタル入力信号Ｖｉ ｌ
ｃとＶｉｔＤが共にロウレベル領域となる区間ｔｌでは
、位相分割回路１の非反転出力＋■ｉがハイレベルから
ロウレベルに立ち下がることにより、今せで充電状態に
あった微分容量Ｃａｌの電荷が放電を開始する。これと
ともに、エミッタフォロワ・トランジスタＱ２のエミッ
タ電位すなわちディジタル出力信号Ｖｏ１がロウレベル
ｖＬからハイレベルＶＨＫ立ち上がることにより、今１
で無充電状態にあった容量Ｃａ３への充電が開始される
。つすり、容量Ｃａ３の充電によって微分容量Ｃａ１の
放電が促進される。この結果、微分容−１ｃａ１の充電
電荷は、位相分割回路１２．の非反転出力＋Ｖｉがハイ
レベルからロウレベルに立ち下りはじめてから非常に短
時間の間に十分に放電されるようになる。 これによりデジタル入力信号ＶＩＩＤがロウレベルｖＬ
からハイレベルＶＨＫＫ化して、位相分割回路１の非反
転出力＋■
形成される高速論理回路に適用して有効な技術に関する
もので、例えばエミッタフォロワによる出力段を有する
ＮＴＬ（ノン・スレッシュホールド・ロジンり）や、Ｅ
ＣＬ（工□ツタ・カップルド・ロジック）に利用して有
効な技術に関するもので、さらにはバイポーラゲートア
レイ集積回路内基本論理回路にも利用して有効な技術に
関するものである（例えば、日経マグロウヒル社刊行「
日経エレクトロニクス１９８７年５月４日号ｎｏ、 ４
２０１１１７〜１２０頁参照）。 〔従来の技術〕 小振幅のディジタル入力信号を受け、高速論理動作を行
５ＮＴＬ回路及びＥＣＬ回路がある。また、上記ＮＴＬ
回路及びＥＣＬ回路のそれぞれに出カニミッタフォロワ
回路を付加した出力エミノタフォロワ付ＮＴＬ回路及び
エミッタフォロワ付ＥＣＬ回路（以下、この出カニミッ
タフォロワ付ＮＴＬ回路のことをＮＴＬ回路及びこの出
力エミソタフォロワ付ＥＣＬ回路のことをＥＣＬ回路と
それぞれ称す。）さらに、上記ＮＴＬ回路を基本構成と
する高速論理集積回路及び上記ＥＣＬ回路とＮＴＬ回路
を基本構成とした高速論理回路がある。 第３２図は従来の論理回路の構成例を示す。 同図に示す論理回路ＬＯＧ７はＮＴＬとして構成され、
エミッタ接地型位相反転回路を形成する第１のトランジ
スタＱ３６と、エミッタフォロワ出力回路を形成する第
２のトランジスタＱ３７とを有し、トランジスタＱ３６
のコレクタから取り出される反転出力をトランジスタＱ
３７０ベースに与えることにより、第３３図に示すよう
に入力Ｖｉ７に対して負論理の出力ＶｏｌＯが得られる
ようになっている。 この場合、上記論理回路ＬＯＧ７には、コレクタ負荷抵
抗′ｆＬ３４、エミッタバイアス抵抗Ｒ３５、トランジ
スタＱ３６のスイッチング動作を速めるためのスピード
アップ容１ｃａ８．およびトランジスタＱ３７のエミッ
タ負荷抵抗Ｒ３６などが設けられている。 ＮＴＬ回路については、例えば、特開昭６３−１２４６
１５号に記載されている。 〔発明が解決しようとする課題〕 しかしながら、上述したＮＴＬ回路の技術には、次のよ
うな問題のあることが本発明者らによってあきらかとさ
れた。 すなわち、第３３図に上述した論理回路ＬＯＧ７の動作
波形を示すように、入力Ｎｉ７がハイレベルＨからロウ
レベルＬに切り換わって出力Ｖ。 １０がロウレベルＬからハイレベルＨに切り換えられる
ときには、トランジスタＱ３７のエミッタフォロワ動作
によって負荷容ｔｃＬ３が能動的に充電されることによ
り、出力ＶｏｌＯをただちにロウレベルＬからハイレベ
ルＨに立ち上げることができる。 しかし、入力Ｖｉ７がロウレベルＬからハイレベルＨに
切り換わって出力ＶｏｌＯがハイレベルＨからロウレベ
ルＬに切り換えられるときには、負荷容量ＣＬ３の電荷
がトランジスタＱ３７のエミッタ負荷抵抗Ｒ３６によっ
て受動的に放電されるのを待たなければならない。この
ため、出力ＶＯ２のハイレベルＨからロウレベルＬへの
立ち下がりに比較的大きな遅延時間ｔｐｄ２が生じてし
まう。 上記論理回路ＬＯＧ７において、その出力Ｖ。 １０の立ち下がりを速めるためには、トランジスタＱ３
７のエミッタ負荷抵抗Ｒ３６の抵抗値を十分に低くして
、負荷容量ＣＬ３からの放電電流■９を流しやすくする
必要がある。ところが、そのエミッタ負荷抵抗Ｒ３６の
値を低くすると、出力ｖｏｌｏがハイレベルＨのときに
エミッタ負荷抵抗Ｒ３６に定常的に流れる電流が大きく
なって、回路の消費電流が増えてしまう。 以上のように、上述した論理回路では、低消費電力性と
高速性を両立させることが困雛であるという問題があっ
た。 さらに、例えば上述した論理回路を大容量ゲートアレイ
集積回路の基本論理回路として使用するために、モノシ
リンク半導体集積回路技術によってその回路素子を高度
に微細化すると、α線の影響を受けて誤動作が生じやす
くなるという問題もあった。 ＥＣＬより構成される論理回路については、改良回路が
、米国特許４，５３９，４９３号に示されている。 この発明の目的は、高速性と低消費電力性を両立できる
半導体集積回路を提供することにある。 この発明の他の目的は、α線の影響を受げにくい半導体
集積回路を提供することにある。 この発明の前記にらびにそのほかの目的と新規な特徴に
ついては、本ＦｉＡ細書の記述および添附図面から明ら
かになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。 すなわち、例えば、ＮＴＬを構成する論理回路において
入力回路を位相分割回路によって形成し、この位相分割
回路の反転出力によってエミッタフォロワ出力回路を駆
動する一方、そのエミッタフォロワ出力回路のエミッタ
負荷をトランジスタによって形成するとともに、上記位
相分割回路の非反転出力の立上りで充電される容量の充
電電流によって上記エミッタ負荷トランジスタを一時的
に導通駆動させる、というものである。 上記した手段によれば、入力論理の切り換わりによって
エミッタフォロワ出力回路のトランジスタが導通から非
導通に切り換えられる過渡時に、そのエミッタフォロワ
出力回路のエミッタ負荷トランジスタが一時的に導通し
て負荷容量の電荷を急速放電し、これ以外の定常時には
上記工□ツタ負荷トランジスタはほぼ非導通の状態を保
つ。 〔作用〕 これにより、低消費電力性と高速性を両立させる、ワイ
ヤード論理を可能にする、α線の影響を受けにくくする
、という目的が達成される。 さらに本発明者の検討によれば第３２図の論理回路つま
りＮＴＬ回路に本発明を適用させることにより、現在で
は、ＮＴＬ回路の回路速度が、７０ ｐ ｓ／ｇａｔｅ
（負荷時）将来は、３０ｐＳ／ｇａｔｅ（負荷時）ま
で高速になる。さらにこのＮ Ｔ Ｌ回まで低消費電力
となる。 そしてまた本発明者の検討によれば、本発明が適用され
る論理回路は、低振幅回路であり、故に更に高速化が可
能であり、また本発明が適用される論理回路（論理部）
の電源電位は、−２，０〜−１，２（Ｖ）程度まで可能
な低電圧回路（低電圧部）であり、故に更に低電力化も
可能である。 〔実施例〕 第１図には、この発明が適用された第１の論理回路の第
１の原理図が、示されている。 以下の図において、同一符号は、同一あるいは相当部分
を示すものとし、また図示されているバイポーラトラン
ジスタは、ＮＰＮ型トランジスタである。さらに以下の
図に示す各論理回路は、特に制限されないが、後述する
第２７図で示すように大容量ゲートアレイ集積回路の基
本論理回路として、セルの一つを形成するものであって
他のセルとともに、単結晶シリコンのような１個のＰ型
半導体基板上において形成される。 第１図において、論理回路ＬＯＧＩは、分割回路１、こ
の位相分割回路１の反転出カーＶｉによって駆動される
エミッタフォロワ出力回路２、アクティブプルダウン回
路３、上記位相分割回路１の非反転出力＋ｖ１の立上り
を微分する微分容量Ｃａｌなどによって構成される。 この場合、上記位相分割回路１は、バイポーラトランジ
スタＱｌ、このバイポーラトランジスタＱ１のコレクタ
と高レベル側電源電位Ｖｃｃとの間に直列に介在するコ
レクタ負荷抵抗Ｒ２、バイポーラトランジスタＱ１のエ
ミッタと低レベル側電源電位Ｖｅｅとの間に直列に介在
する工□ツタ負荷抵抗Ｒ３によって形成される。 上記エミッタフォロワ出力回路２はエミッタフォロワ・
トランジスタＱ２によって形成される。 このエミッタフォロワ・トランジスタＱ２の工□ツタは
、後述するプルダウン・トランジスタＱ３を介して低レ
ベル側電源電位Ｖｅｅに接続されるとともに、出力配線
の分布容量および次段の論理回路の入力容量などによっ
て等測的に生じる負荷容量ＣＬＩに接続される。 アクティブプルダウン回路３は、プルダウン・トランジ
スタＱ３によって形成され、このプルダウン・トランジ
スタＱ３は、エミッタフォロワ出力回路２のエミッタ負
荷であり、上記微分容量Ｃａｌが、非反転出力＋Ｖｉの
立上りを微分することにより、一時的に導通駆動させら
れる。 上記微分容１ｃａｌは、その一方の電極がバイポーラト
ランジスタＱ１のエミッタに接続される一方、その他方
の電極がプルダウン・トランジスタＱ３のベースに接続
されているうプルダウン・トランジスタＱ３のベースに
は抵抗Ｒ１が並列に接続されている。この抵抗Ｒ１は、
微分容ｔｃａ１とともに微分時定数をなす微分回路であ
るとともに、プルダウン・トランジスタＱ３のベース残
留電荷の放電経路を形成する。 なお、位相分割回路１を形成するバイポーラトランジス
タＱ１のベースには、大容量ゲートアレイ集積回路の図
示されない他の論理回路から、ディジタル入力信号Ｖｉ
ｌが供給される。ここで、回路の電源電位Ｖｃｃは接地
電位とされ、回路の電源電位Ｖｅｅは所定の負の電源電
位（例えば−２（Ｖ））とされる。また、ディジタル入
力信号ｖｉｌは、例えばその・・イレベルＶＨが−０，
８■とされそのロウレベルＶＬが−１，４Ｖとされるよ
うな比較的小さな信号振幅を持つものとされる。 第２図には、第１図の論理回路ＬＯＧＩの入出力特性図
が示されている。 第２図において、＠１図の論理回路ＬＯＧＩのディジタ
ル出力信号Ｖｏｌのレベルについて説明するディジタル
入力信号Ｖｉｌが所定のロウレベル■Ｌとされるとき、
バイポーラトランジスタＱ１のコレクタ電［Ｉｃｌは、
バイポーラトランジスタＱ１のベース・エミッタ電圧及
び電流伝達率をそれぞれＶＢＥｌ及びＣ１とすると、Ｉ
Ｃ１＝（ＶＬ−ＶＢＥＩ−Ｖｅｅ）ｘｃｃｌ／Ｒ３のよ
うな比較的小さな値となる。このとき、ノードｎ１の電
圧は、 Ｖ ＨＣ＝ −Ｒ２Ｘ Ｉ Ｃ１ のようなハイレベルとされる。ノードｎ１のノ＼イレペ
ルＶｌ（Ｃは、出カニミッタフォロワ回路を構成スるト
ランジスタＱ２のベース・エミッタ電圧ＶＢＥＺ分だけ
さらにシフトされた後、この論理回路ＬＯＧＩのディジ
タル出力信号Ｖｏｌの）・イレベルトサレ、ソのハイレ
ベルＶ、は、Ｖ Ｈ”” Ｖ １１ ＣＶ Ｂ Ｅ ２
となる。ディジタル出力信号Ｖｏｌのノ・イレペルｖＨ
は、コレクタ負荷抵抗Ｒ２と工□ツク負荷抵抗凡３を設
定することによって上記ディジタル入力信号Ｖｉｌのノ
・イレベル■Ｈに設定される。 一方、デ。ジタル入力信号Ｖｏｌが所定のノ・イレベル
ｖＨとされるとき、バイポーラトランジスタＱ１のコレ
クタ電流Ｉｃｌ’は、バイポーラトランジスタＱ１のベ
ース・エミッタ電圧及び電流伝達率をそれぞれＶＢＥＩ
’及びα１′とするとき、Ｉｃ１’＝（ＶＨ−ＶＢＥＩ
−Ｖｅｅ）Ｘｃｃｌ’／Ｒ３のような比較的大きな
値となる。このとき、ノードｎ１の電圧は、 ＶＬＣ＝−Ｒ２ｘ Ｉ ｃ １ ’ のようなロウレベルとされる。ノードｎ１のロウレベル
Ｌｃは、エミッタフォロワトランジスタＱ２のベース・
エミッタ電圧ＶＢＥ２’分だけシフトされた後、この論
理回路ＬＯＧｌのディジタル出力信号Ｖｏｌのロウレベ
ルとされる。このとき、ディジタル出力信号Ｖｏｌのロ
ウレベル■Ｌは、Ｖ Ｌ ：Ｖ Ｌ ＣＶ Ｂ Ｅ ２ となる。ディジタル出力信号Ｖｏｌのロウレベル■Ｌは
、コレクタ負荷抵抗Ｒ２とエミック負荷抵抗Ｒ３を設定
することにより、上記ディジタル入力信号ｖｉ１のロウ
レベルＶＬに設定できる。 第３図は、第１図で示した論理回路ＬＯＧＩの動作例を
波形図によって示している。 第３図において、縦軸はディジタル入力信号Ｖｉ１及び
デジタル出力信号Ｖｏｌの電位また横軸は、時間を示し
ている。 同図に示すように、ディジタル入力信号Ｖｉｌがハイレ
ベルＶＨからロウレベル■Ｌに切り換わるときには、工
□ツタフォロワトランジスタＱ２のエミツタ７オロワ動
作によって負荷容量ＣＬＩが急速に充電される。これに
より、従来のＥＣＬ回路程に、デジタル出力信号■０１
はただちにロウレベル■Ｌからハイレベル■Ｈに立ち上
がることができる。 また、ディジタル入力信号ＶｉｌがロウレベルＶＬから
ハイレベル■Ｈに切り換わるときには、バイポーラトラ
ンジスタＱ１のエミッタ側からプルダウン・トランジス
タＱ３のベース側に向けて微分容量Ｃ１の充電電流工１
が流れる。これにより、プルダウン・トランジスタＱ３
が一時的に導通駆動されて負荷容量ＣＬＩの電荷を急速
放電する。つまり、微分￥ｇ−ｉＣａｌが上記位相分割
回路１の非反転出力子Ｖｉの立ち上りを微分し、この微
分出力が上記プルダウン・トランジスタＱ３を一時的に
導通駆動する。この結果、負荷容量ＣＬＩかも大きな放
電電流Ｉ２が引き出されて、ディジタル出力信号Ｖｏｌ
はただちにノ・イレベル■ＨからロウレベルｖＬに立ち
下がることができる。 以上のようにして、上述した論理回路ＬＯＧＩでは、デ
ジタル出力信号Ｖｏｌが立ち下げられるときの遅延時間
ｔｐｄｌが、大幅に短縮され、第３図に示す様に、デジ
タル出力信号Ｖｏｌの立上り時間と立下り時間とが、は
ぼ等しくできるようになり、微分出力が、上記プルダウ
ン・トランジスタＱ３を強制的かつ一時的に、導通駆動
させるために、負荷容１ｃＬｌが、軽負荷はもちろん、
重負荷の場合でも、負荷駆動能力がきわめて高くなり、
負荷、駆動能力が高いために、入力インパルスの応答が
向上され、デジタル出力信号Ｖｏｌの立上り時間と立下
り時［■ｊが、はぼ等しいために、上記論理回路Ｌ Ｏ
Ｇ １の回路速度に対するディジタル入力信号ｖ１１の
入力波形波形依存性も少なくなり、そして、エミッタフ
ォロワ出力回路２のエミッタ負荷を等価的に形成するプ
ルダウン・トランジスタＱ３は、ディジタル入力信号ｖ
１１がロウレベル■ＬからハイレベルＶＨに変化してデ
ィジタル出力信号ＶｏｌがハイレベルＶＨからロウレベ
ル■Ｌに立ち下がるときだげ過渡的に導通駆動され、そ
れ以外の定常時には非導通状態を保ってエミッタフォロ
ワ・トランジスタＱ２のエミッタ電流を抑制する。これ
により、上述した調理回路ＬＯＧＩでは、高速性に加え
て低消費電力性も同時に達成されるようになっている。 また、上述した論理回路ＬＯＧＩでは、定常時における
エミッタ負荷が等価的に高インピーダンスとなっていて
、ロウレベルｖＬ出力時に出力負荷側から流れ込む電流
が小さく抑えられるようになっている。これにより、複
数の論理回路の出力を共通接続してワイヤード論理を組
むことが行ないやすくなっている。 さらに、上述した論理回路ＬＯＧＩでは、例えば位相分
割口路１を形成するバイポーラトランジスタＱ１または
、Ｑ３がα線の影＃を受げても、このα線の影響は次の
第４図の説明のようにして軽減される。 第４図には、第１図で示した論理回路ＬＯＧＩのバイポ
ーラトランジスタＱ１とコレクタ負荷抵抗Ｒ２の断面図
が示されている。 第４図において、Ｐ −Ｓ ｕ ｂは、Ｐ型半導体基板
を示し、Ｎ＋−ＢＬは、Ｎ十型埋込層を示し、Ｎ −Ｅ
ｐ ｉは、Ｎ型エピタキシャル層を示し、ＰＨ１は、
バイポーラトランジスタＱ１のベース領域を示しＰ−４
ｔは、コレクタ負荷抵抗Ｒ２の抵抗層を示し、Ｎ＋−Ｅ
ｌは、バイポーラトランジスタＱｌのエミッタ領域を示
し、Ｎ＋’−Ｃは、バイポーラトランジスタＱ１のコレ
クタコンタクト層を示し、Ｐ＋は、チャネルストップ領
域を示し、Ｄｒは、空乏層領域を示し、そしてＦは、フ
ィールド酸化膜を示している。またＢ、Ｅ、Ｃはそれぞ
れバイポーラトランジスタＱ１のベース、エミッタ、コ
レクタのアルミニウムから形成される電極を示し、Ｒ−
ＡＬは、電源電位Ｖｃｃに接続されるアルミニウムから
形成されるコレクタ負荷抵抗Ｒ２の電極を示す。尚、コ
レクタ負荷抵抗Ｒ２は、別にポリシリコン層により形成
されても良い。 定常時においてα線αがバイポーラトランジスタＱ１に
入射されると、空乏Ｉ＠領域Ｄｒにホール■とエレクト
ロンＯが発生するっそのうちエレクトロン■は、近くの
電位の高いパイボーラド２ンジスタＱ１のコレクタ領域
に集められろために、バイポーラトランジスタＱ１のコ
レクタ領域からＰ型半導体基板に向けてあたかもリーク
電流を流すように作用する。このとき、α線によって生
じる見掛は上のコレクタ電流は、バイポーラトランジス
タＱ１のコレクタ電位は低下させるが、そのバイポーラ
トランジスタＱ１のエミッタ電位にはベース電位が一定
のためにほとんど変化を及ぼさｋい。したがって、プル
ダウン・トランジスタＱ３の方は、α線の影響を受けず
に非導通状態を維持する。プルダウン・トランジスタＱ
３が非導通状態を維持していれば、α線によってバイポ
ーラトランジスタＱ１のコレクタ電位だけが一時的に低
下したとしても、負荷容量ＣＬｌの充電電荷は急速には
放電されない。またプルダウントランジスタＱ３にα線
が入射すると、バイポーラトランジスタＱ１のα線につ
いての動作説明時間様に、プルダウン・トランジスタＱ
３のコレクタ電位を低下させようとするが、エミッタフ
ォロワ・トランジスタＱ２の動作により、プルダウン・
トランジスタＱ３のコレクタがクランプされ、大きく低
下はしないために、プルダウン・トランジスタＱ３が非
導通状態を維持し、負荷容ｔｔｃＬ１の充重負荷は、急
速には放電されない。またエミッタフォロワトランジス
タＱｌ（またはプルダウントランジスタＱ３）に入射し
たα線がプルダウントランジスタＱ３（またはバイポー
ラトランジスタＱｌ）に入射することは、α線の特性上
不可能であり、また２本のα線がバイポーラトランジス
タＱ１とプルダウン・トランジスタＱ３にそれぞれ入射
することも階無に等しい。したがってデジタル出力信号
Ｖｏｌは、α線がバイポーラトランジスタＱ１または、
プルダウント２ンジスタＱ３に入射されても、例えばバ
イポーラトランジスタＱ１のコレクタ電位が低下したほ
ど低下はしない、。 つまりα線の影響は、軽減される。 第５図には、第１図に示した論理回路ＬＯＧＩを本発明
により実現するための第１の実施例が示されている。ま
た第６図には、第５図の論理回路ＬＯＧＩに含まれるプ
ルダウン・トランジスタＱ３のベース電圧ＶＢ３とコレ
クタ電流Ｉｃ３との関係を説明する特性図が示されてい
る。 第１図との相違点に着目して説明すると、同図に示した
実施例の論理回路ＬＯＧＩでは、特に制限されｔヨいが
、コレクタ負荷抵抗Ｒ２、エミッタ負荷抵抗Ｒ３及び抵
抗Ｒ１は、それぞれ３（ＫΩ）、２（ＫΩ）及び４０（
ＫΩ）とされ、微分容１ｃａｌは、０．２（ｐＦ）とさ
れる。さらに本実施例では、定常時におけるエミッタフ
ォロワトランジスタＱ２のエミッタ電位の安定を図るた
めに、２０（ＫΩ）の高抵抗Ｒ４が設けられ、さらに定
常時におけるプルダウン・トランジスタＱ３を導通直前
の状態にバイアスするバイアス回路４が設けられている
。このバイアス回路４は、論理回路ＬＯＧｌより形成さ
れるセルの外部または内部より供給される所定のベース
制御電圧■ｂ１が与えられているバイポーラトランジス
タＱ４によって構成され、プルダウン・トランジスタＱ
３のベースに所定のバイアス電圧ｖｂを供給する。 ここで、バイポーラトランジスタＱ４のベースに供給さ
れる上記所定のベース制御電圧Ｖｂｌは、第６図に示さ
れるように、トランジスタＱ３のベース３７’ルダウン
・トランジスタＱ３が非常に弱いオン状態となるための
電圧値つまりプルダウン・トランジスタＱ３のコレクタ
電流Ｉｃ３がＩｃ３’（例えば１０〜１００（μＡ））
程度上じるバイアス電圧ｖｂを与えるような、所定の電
圧とされる。 これにより、プルダウン・トランジスタＱ３の駆動感度
を高めて、上記微分容量Ｃａｌの容量値を小さくしても
、デジタル入力信号ＶｏｌがロウレベルＶＬからハイレ
ベル■Ｈに切り換わる過渡ｉＩＫプルダウン・トランジ
スタＱ３を確実に導通駆動して、負荷容量ＣＬｌを急速
放電させることができるようになっている。 以上のようにして、さらにデジタル出力信号Ｖｏ１のハ
イレベル■ＨからロウレベルｖＬへの立ち下がりをさら
に高速にし、また負荷容量ＣＬＩが重負荷の場合でもさ
らに負荷容量ＣＬＩを急速放電させることができる。ま
たプルダウン・トランジスタＱ３の導通駆動は、微分容
量Ｃａｌの容＋ｉ値と、バイアス電圧ｖｂの電圧値によ
って決まる。スまり微分容量ｃａｌの容量値または、ノ
くイポーラトランジスタＱ４のベース制御電圧Ｖｂｌの
電圧値を変えることにより論理回路ＬＯＧＩの負荷駆動
能力を制御でき、しいては、デジタル出力信号Ｖｏｌの
立ち下がりのスピードをも制御できる。また定常時にお
けるエミッタフォロワ・トランジスタＱ２のエミッタ電
圧の安定化を図るための高インピーダンスの抵抗Ｒ４は
、バイポーラトランジスタＱ４のペース制御電圧Ｖｂｌ
が、変動しないように形成すれば、特に高インピーダン
スの抵抗Ｒ４を設けなくてもよい。 第７図（４）には、第５図に示した論理回路ＬＯＧＩの
入力信号と出力信号とのシーミレージョン動作を波形図
によって示している。第７図（Ｂ）には、シュミレーシ
ョン動作時のエミッタフォロワトランジスタＱ２のコレ
クタ電流とプルダウントランジスタＱ３のコレクタ電流
を波形図によって示している。 本シュミレーションにおいては、コレクタ負荷抵抗Ｒ２
は、１９（ＫΩ）、工□ツタ負荷抵抗は、１．３（ＫΩ
）、抵抗ｈｌは、２０（ＫΩ）、微分容４ｉＣａｌは、
０．７（ｐＦ’）、負荷容［） ＣＬ １． ＆−！、
、３（ｐＦ）、ベース制御電圧Ｖｂｌは、−０５２（■
）、電源電位Ｖｃｃは０（■）そして電源電位Ｖｅｅは
、−１，９８５（Ｖ）である。第５図に示した高抵抗Ｒ
４は、本シーミレージョンでは、設けてはいない。 第７図（４）において、横軸は時間を示し、単位は秒で
ある。縦軸は、デジタルメカ信号Ｖｉｌとデジタル出力
信号Ｖｏｌの電圧を示し単位はボルトである。尚デジタ
ル入力信号Ｖｉｌとデジタル出力信号Ｖｏｌの電圧は、
第７図（Ｎの波形図に示すように、じゃつかんの誤差を
含んでおり、第７図（Ａ）においては、その誤差を含ん
だノ・イレペル、ロウレベルをそれぞれハイレベル■Ｈ
，ロウレベル■Ｌとして示す。また第７図（Ｂ）におい
ては、横軸は、同様に時間を示し、単位は秒であり、縦
軸は、エミ、タフォロワトランジスタＱ２のコレクタ電
流Ｉｃ２とプルダウン・トランジスタＱ３のコレクタ電
流Ｉｃ３を示し単位は、アンペアである。 第７図（４）及び（Ｂ）において、デジタル入力信号Ｖ
ｉｌがロウレベル■Ｌかラノ・イレベル■Ｈに切り換わ
るとき、エミノタフォロワトランジスタＱ２のエミッタ
フォロワ動作によって、コレクタ電流Ｉｃ２が急速に増
大し、これにより、負荷容ｆｃＬ１が急速に充電される
。これによりデジタル出力信号Ｖｏｌはただちにノ・イ
レベルＶｌｌに立ち上がる。 デジタル入力信号Ｖｉｌがロウレベル■Ｌからハイレベ
ル■Ｈに切り換わるとき、前述のように微分容１ｏｃａ
ｌの出力によりプルダウントランジスタＱ３が一時的に
動通駆動するために、プルダウントランジスタＱ３のコ
レクタ電流Ｉｃ３が急速に増大して、負荷容１ｃＬ１が
急速に放電される。このために、デジタル出力信号Ｖｏ
ｌが０．６ｘ Ｉ Ｑ−’ （５ｅｃ）程度の遅延時間
ｔｐｄｌ’を持って、ハイレベル■Ｈからロウレベル■
Ｌに立ち下がることができる。 第８図には、第５図で示した論理回路ＬＯＧＩに複数の
微分容量を設けた実施例が示されている。 アウト図が示されている。 第８図において、第５図の実施例との相違点に着目して
説明すると、同図に示した論理回路ＬＯＧｌでは、微分
容量Ｃａ ｌのかわりに微分容量ＣａＩＡ、Ｃａ１Ｂ及
びＣａ ｉＣが設けられている。 第９図において、２点破砂で囲まれた領域Ｐ 。 及びＩ） ｏ ／は、それぞれポリシリコン層を示して
いる。ＡＩＡ−ＡＩＣは、アルミニラン層から形成され
る自己線であり、ＣｏＡ＝ＣｏＣは、コンタクト孔を示
している。 微分容量ＣＩＡ、ＣＩＢ及びＣ１Ｃは、それぞれポリシ
リコン層Ｐｏ、Ｐｏ’より形成される２層のポリシリコ
ン層に図示しない特電膜なはさんで形成している。微分
Ｖ量Ｃａ１Ａ、Ｃａ１Ｂ及びＣａ１Ｃに結合される配線
Ａ、 Ｉ Ａ〜ノ＼ＩＣ及びコンタクト孔ＣＯＡ〜ＣＯ
Ｃは、ＣＡＤ（ＣｏｍｐｕｔｅｒＡｉｄｅｄ Ｄｅｓｉ
ｇｎ）やＤＡ（ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）
などによって選択される。この選択された配線ＡＩＡ、
ＡＩＢ、またはＡｌＣ及びコンタクト孔Ｃｏ Ａ 、’
Ｃｏ ＢまたはＣｏＣのパターンを形成すＮ−へ るマスクにより、微分容１ｃａｌＡ、Ｃａ１ＢまたはＣ
ａ１Ｃが、バイポーラトランジスタＱ１の工□ツタとプ
ルダウントランジスタＱ３のベースとの間に結合される
。 以上のように論理回路ＬＯＧＩは、微分容量Ｃａ Ｉ
Ａ 、 Ｃａ Ｉ ＢまたはＣａ１Ｃを選択することに
より、負荷容１ｃＬｌに対して、適切な負荷駆動能力及
びデジタル出力信号Ｖｏｌの立ち下がりの速度を選択す
ることができる。 第１０図には、第５図で示した調理回路ＬＯＧＩの本発
明による応用例を示す実施例が示されている。 第５図との相違点に着目して説明すると、同図に示した
論理回路ＬＯＧＩは、位相分割回路１を形成するバイポ
ーラトランジスタＱ１をバイポーラトランジスタＱＩＡ
及びＱＩＢとし２人力の論理回路を構成し、バイポーラ
トランジスタＱ１Ａ及びＱＩＢのベースには、デジタル
入力信号ＶｉＩＡ及びＶｉ ＩＢが、それぞれ供給され
ている。 、、％１０図の実施例の動作について説明する。 ディジタル入力信号Ｖｉ ＩＡ及びＶｉｌＢがすべてロ
ウレベル■Ｌとされるとき、バイポーラトランジスタＱ
ＩＡ及びＱＩＢの共通結合されたエミッタの電位はロウ
レベルとなり、コレクタ負荷抵抗Ｒ２には比較的小さな
コレクタ電流が流される。このため、ノードｎｌは、上
記第１図の実施例と同様に、ハイレベルＶＨＣとなり、
ディジタル出力信号Ｖｏｌは、所定のハイレベルＶＨと
される。 一方、ディジタル入力信号ＶｉｌＡ及びＶｉｌＢのうち
のいずれかがハイレベルｖＨとされるとき、トランジス
タＱ Ｉ Ａ’及びＱＩＢの共通結合されたエミッタの
電位はハイレベルとなり、コレクタ負荷抵抗Ｒ２には比
較的大きなコレクタ電流が流されろ。このため、ディジ
タル出力信号Ｖｏｌは所定のロウレベルｖＬとされる。 つまり、この実施例の調理回路ＬＯＧｌは、ディジタル
出力信号Ｖｏｌが、 ＝ｖ １１Ａ＋Ｖ ｔ １ｂ なる論理式を満足するような２人力のノアゲート回路と
して機能するものである。 以上のように、この実施例の論理回路ＬＯＧＩは、第５
図の実施例において位相分割回路１を形成スるバイポー
ラトランジスタＱ１が、並列形態とされそれぞれのベー
スに対応するディジタル入力信号ＶｉｌＡ及びＶｉｌＢ
をそれぞれ受ける２個のトランジスタＱＩＡ及びＱＩＢ
に置き換えられる。ディジタル出力信号Ｖｏｌは、上記
ディジタル入力信号Ｖｉ ＩＡ及びＶｉｌＢがすべてロ
ウレベルｖＬとされるとき、選択的にハイレベルＶＨと
され、これにより、この実施例の論理回路ＬＯＧｌは、
２人力のノアゲート回路として機能する。 言うまでもなく、この実施例の論理回路ＬＯＧＩは、上
記第１図の実施例と同様に、その高速動作が妨げられる
ことなく、低消費電力化される。また、並列形態とされ
るバイポーラトランジスタの数を増減することで、任意
のファンイン数を持つノアゲート回路を実現することが
できる。 第１１図には、第１０囚に示した２人力論理回路ＬＯＧ
１を前述のように大容量ゲートアレイ集積回路のセルと
して、２つ用いて結線することにより、ワイヤード論理
５を組んだ、第１の応用例が示されている。 第１１図において、第１０図に示した抵抗８４は、図示
はしていないが別に設けてもよい１．第１１図には、論
理回路ＬＯＧＩが２つ示しであるために、片方をＬＯＧ
ＩＡ、他方をＬＯＧＩＢとして示しである。またデジタ
ル入力信号ＶｉＩＡＶｉｌＢも論理回路ＬＯＧＩＡ 、
ＬＯＧＩＢに対応して、論理回路ＬＯＧＩＡのデジタル
入力信号なＶ ｉＩ Ａ 、 Ｖ ｔ Ｉ Ｂ 、論理
回路ＬＯＧＩ Ｂのデジタル入力信号ＶｉｌＡ’、Ｖｉ
ｌＢ’として示している。 すでに述べたように、２つの論理回路ＬＯＧＩＡ。 ＬＯＧＩＢはいずれも、定常時におけるエミッタ負荷が
等測的に高インピーダンスとなっていて、ロウレベル■
Ｌ出力時に負荷側から流れ込む電流が小さく抑えられる
ようになっていることにより、配線Ｌｌ及びＬ２に定常
電流を流すことなくそれぞれの出力を共通接続してワイ
ヤード論理５を組むことが問題なく行なえる。つまりワ
イヤード論理を組むことにより、デジタル出力信号Ｖｏ
２は、Ｖｏ ２＝（ｖｉ ＩＡ＋Ｖｉ ＩＢ＋ＶｉＩＡ
’＋Ｖｉ ＩＢ’）が実現できる。 さらに例えば、配線Ｌｌ及びＬ２をアルミニウムにより
形成したとしても定常電流を流さないためにエレクトロ
マイグレーションが生じにくく、配線１１及び１２の微
細化ができ、しいては大容量ゲートアレイ集積回路を高
速化、高集積化になる。 尚エレクトロマイグレーションについては、例えば産業
図書株式会社１９８７年５月２５日発刊の「半導体デバ
イス−基礎理論とプロセス技術−」の３９３ページに示
されている。 第１２図には、第１０図に示した２人力論理回路ＬＯＧ
Ｉを前述のように大容量ゲートアレイ集積回路のセルと
して、２つ用いてラッチ回路を組んだ第２の応用例が示
されている。 第１２図において、第１０図に示した抵抗Ｒ４は、図示
していないが、別に設けてもよい、また第１２図には論
理回路ＬＯＧＩが２つあるために片方をＬＯＧＩ Ｃ、
他方をＬＯＧＩＤとして示しである。 すでに述べたように、２つの論理回路ＬＯＧＩＣＬＯＧ
ＩＤはいずれも、そのディジタル出カ信号Ｖｏ１がα線
の影響な受げにくいことにより、非常に信頑性の高い保
持動作を行なうことができる。 第１３図には、第１０図で示した論理回路Ｌ ＯＧ１と
ＥＣＬを構成する論理回路Ｌ ＯＧ ２とが、大容量ゲ
ートアレイ集積回路のセルとして、それぞれが、結合さ
れている一実施例が示されている。 第１３図において、論理回路ＬＯＧ２は、電源電位Ｖｃ
ｃと電源電位Ｖｅｅｌとの間に結合される、差動トラン
ジスタＱ５及びＱ６Ｍ抗Ｒ５及びＲ６と電流源■Ｓ１に
より構成される差動増幅回路６及び電源電位Ｖｃｃと電
源電位Ｖｅｅとの間に結合され、上記差動増幅回路６の
出力を受けるバイポーラトランジスタＱ７及びＱ８抵抗
Ｒ７及びＲ８から構成されるエミッタフォロワ出力回路
７より構成される。またバイポーラトランジスタＱ５の
ベースには、論理回路ＬＯＧＩのデジタル出力信号Ｖｏ
ｌが供給され、バイポーラトランジスタＱ６のペースに
は参照電位Ｖｒｅｆ １が供給される。 尚、論理回路ＬＯＧＩは、第１０図で示した高抵抗Ｒ４
は、図示はしていないが別に設けてもよい。 電源電位Ｖｅｅｌは、所定の負電位であり例えば−３（
Ｖ）とされる。 第１３図の実施例の論理回路ＬＯＧＩ及びＬＯＧ２の動
作について説明する。 論理回路Ｊ、 ＯＧ １は、第１０図で示した実施例と
同様であるので省略する。 論理回路ＬＯＧ １のディジタル出力信号Ｖｏ１がハイ
レベルＶＨのとき、参照電位Ｖｒｅｆｌの電位より、高
いためにバイポーラトランジスタＱ５が導通駆動し、エ
ミッタフォロワ出力回路７のデジタル出力信号Ｖｏ３及
びＶｏ４は、それぞれロウレベル■Ｌ及びハイレベルＶ
Ｈとなる。論理回路Ｌ ＯＧ １のディジタル出力信号
Ｖ ｏ ’１が、ロウレベル■Ｌの時は、参照電位Ｖｒ
ｅｆｌより低いために、バイポーラトランジスタＱ６が
導通駆動し、エミッタフォロワ出力回路７のディジタル
出力信号Ｖｏ３及びＶｏ４は、それぞれハイレベル■□
及びロウレベルｖＬとして出力される。 以上のように、論理回路ＬＯＧＩのディジタルｍ力信号
Ｖ ｏ Ｉ Ｆ）ハイレベルｖＨ及びロウレベル■Ｌの
論理振幅と論理回路Ｌ ＯＧ ２の倫理振幅とを互換性
を持た七ろために抵抗Ｒ１〜Ｊ（８を適当に設定するこ
とにより大容量ゲートアレイ集積回路に、上述の論理回
路ＬＯＧＩやＥＣＬを構成する論理回路ＬＯＧ２を混在
して、１個の半導体基板上において形成されることも可
能である、第１４図には、第１０図に示した論理回路Ｌ
ＯＧｌの出力の安定化を図った実施例が示されている
。 第１５図には、第１４国で示す論理回路ＬＯＧＩのレイ
アウト図が示されている。 第１４図において、第１０図との相違点に着目して説明
すると、同図に示した論理回路ＬＯＧＩは、定常時にお
けるプルダウン・トランジスタＱ３を導通直前の状態に
バイアスするバイアス回路４とともに、プルダウントラ
ンジスタが一時導通し、その時の放電電流の引き抜きす
ぎのために超こるデジタル出力信号Ｖｏ１の電位の負電
位側へのオーバーシュートを阻止するクランプ回路８が
設けられている。また電７Ｎ、電位Ｖｅｅ及びＶｃｃを
供給する電源線の温度特性等による電源電位Ｖｅｅ及び
Ｖｃｃの変動により、プルダウン・トランジスタＱ３の
定常時にもける導通による誤動作を防止するために、電
源線を電源電位ＶＣＣ及びＶｅｅに対してそれぞれ２本
づつ設げており、それぞれの電源線から供給される電源
電位をＶｅａｌ。 Ｖｃｃ２．Ｖｃｃ２及びＶｃｃ３として示している。 クランプ回路８は、低インピーダンスの所定のベース制
御電圧ｖｂ２が図示しない論理回路より与えられている
バイポーラトランジスタＱ９によって構成され、このＱ
９のエミッタフォロワ動作によって、デジタル出力信号
Ｖｏｌの電位をロウレベルｖＬ以上に吊り上げている。 第１５図において、点線で囲まれた領域のうちＮ＋−Ｂ
ｌは、前述のようにＮ＋型埋込層を示し、それぞれのＮ
−Ｂ２は、対応するバイポーラトランジスタのエミッタ
領域を示している。−点破線で囲まれた領域Ｐ−Ｂ２は
、それぞれの対応するバイポーラトランジスタのベース
領域を示し、２点破線で囲まれた領域Ｐｏ、Ｐｏ’は前
述のようにそれぞれポリシリコン層を示し、実線で囲ま
れた領域は、アル□ニウム層から形成される配線ＡＬＩ
〜ＡＬ１２を示し、各ＣＯは、コンタクト孔を示してい
る。Ｂ１〜Ｂ４及びＢ９、Ｅ１〜Ｅ４及びＢ９は、対応
するバイポーラトランジスタＱ１〜Ｑ４及びＱ９のベー
ス及びエミッタを示している。Ｃ３は、エミッタ７オロ
ワトランジスタＱ２のコレクタを示し、ＣＣＩ及びＣＣ
２は、後述する共通コレクタを示している。尚、コレク
タ負荷抵抗Ｒ２は、第４図で示した拡散層より形成され
る抵抗ではなく、ポリシリコン層より形成される抵抗と
して示している。 第１５図において、バイポーラトランジスタＱＩＡ、Ｑ
ＩＢのベースＢＩＡ及びＢｌＢには、それぞれの対応す
るアルミニラン層から形成される配線ＡＬＩ及びＡｌ２
からデジタル入力信号ＶｉｌＡ及びＶｉｌＢが供給され
る。バイポーラトランジスタＱＩＡ、ＱＩＢのエミッタ
ＥＩＡ及びＥＩＢには、アル□ニウム層から形成される
配線Ａｌ３及びＡｌ４とポリシリコン層Ｐｏから形成さ
れるエミッタ負荷抵抗Ｒ３を介して、電源電位Ｖｅｅ２
と結合し、さらにこれらのエミッタＥｚＡ及びＥＩＢは
アルミニウム層から形成される配線Ａｌ４を介して微分
容１ｃａｌの片方の電極にも結合している。バイポーラ
トランジスタＱＩＡ、ＱＩＢのコレクタは、共通コレク
タＣＣ１として形成されアルくニウム層より形成される
配線Ａｌ５及びＡｌ６とポリシリコン層ＰＯより形成さ
れるコレクタ負荷抵抗Ｒ２を介して電源電位Ｖｃｃｌに
結合される。この共通コレクタＣＣ１は、さらにエミッ
タフォロワトランジスタＱ２のベースＢ２に、アルミニ
ウム層より形成される配線Ａｌ６を介して結合している
。 微分容量Ｃａｌは、ポリシリコン層Ｐｏ、Ｐｏ’より形
成される２層のポリシリコン層に図示してない誘電膜を
はさんで形成しており、上記の様に微分容１ｃａｌの片
方の電極がアルミニウム層から形成される配線Ａｌ４を
介してバイポーラトランジスタＱＩＡ、ＱＩＢのエミッ
タＥｔＡ及びＥＩＢ及びエミッタ負荷抵抗Ｒ３に結合さ
れるっ微分容量Ｃａｌの他方の電極は、アル□ニウム層
より形成される配線Ａｌ７を介してプルダウントランジ
スタＱ３のベースＢ３、ポリシリコン層Ｐｏから形成さ
れる抵抗Ｒ１及びバイポーラトランジスタＱ４のエミッ
タＢ４に結合される。 プルダウントランジスタＱ３は、上記の様にベースＢ３
がアルミニウム層より形成される配線Ａｌ７を介して微
分容１ｃａｌ、抵抗Ｌｌ及びバイポーラトランジスタＱ
４のエミッタＢ４に結合される。プルダウン・トランジ
スタＱ３のエミッタＢ３は、アルミニウム層より形成さ
れる配線Ａｌ１を介して電源電位Ｖｅｅ３及びポリシリ
コン層Ｐｏより形成される抵抗Ｒ１，Ｒ４に結合される
。プルダウントランジスタＱ３のコレクタＣ３は、アル
ミニウム層より形成される配線Ａｌ９を介して、エミッ
タ７オロワトランジスタＱ２のエミッタＢ２バイポーラ
トランジスタＱ９のエミッタＢ９、ポリシリコン層Ｐｏ
より形成される抵抗Ｒ４に結合され、このアルミニウム
層の配１ｓＡＬ９は、デジタル出力信号Ｖｏｌを出力す
る配線である。 エミッタ７オロワトランジスタＱ２のエミッタＢ２は、
上記のようにプルダウントランジスタＱ３のコレクタＣ
３、抵抗Ｒ４及びバイポーラトランジスタＱ９のエミッ
タＢ９に結合されている。 エミッタフォロワトランジスタＱ２のベースＢ２は上記
のようにアルミニウム層より形成される配線Ａｌ６を介
してバイポーラトランジスタＱ９Ａ。 ＱＩＢの共通コレクタＣＣ１及びコレクタ負荷抵抗抵抗
Ｒ２に結合している、エミッタ７オロワトランジスタＱ
２のコレクタは、バイポーラトランジスタＱ４．Ｑ９の
コレクタＣＣ２と共通とされ、この共通コレクタＣＣ２
は、アルミニウム層より形成される配線ＡＬＩＯを介し
て電源電位ＶＣＣ２と気合される・ バイポーラトランジスタＱ４のエミッタＥ４及びコレク
タは、上記のように、エミッタＥ４が、アルミニウム層
より形成される配ｍＡＬ７を介して、プルダウントラン
ジスタＱ３のベースＢ３、微分容１ｃａｌ及び抵抗Ｒ１
と結合され、コレクタがエミッタフォロワトランジスタ
Ｑ２とバイポーラトランジスタＱ４のコレクタとともに
共通コレクタＣＣ２として形成される。バイポーラトラ
ンジスタＱ４のベースＢ４は、アルミニウム層より形成
される配線ＡＬ１．１に結合され、この配線を介して、
ペース制御電圧ｖｂ１が供給される。 バイポーラトランジスタＱ９のエミッタＥ９及びコレク
タは、上記のように、エミッタＥ９がアルミニウム層よ
り形成される配線ＡＬ９を介して、抵抗Ｒ４、エミッタ
フォロフトランジスタＱ２のエミッタＥ２、プルダウン
トラ／ジスタＱ３のコレクタＣ３に結合され、コレクタ
は、バイポーラトランジスタＱ９のコレクタと、エミッ
タフォロワトランジスタＱ４のコレクタとともに共通コ
レク汽ＣＣ２として形成される・パイ′−２１う７ジス
タＱ９のベースＢ９は、アルミニウム層より形成されろ
配線ＡＬ１２に結合されこの配線よりベース制御電圧Ｖ
ｂ２が供給されろ。 以上のように、デジタル出力信号Ｖｏｌの電位の負電位
側へのオーバーシーートが防止され、またデジタル出力
信号Ｖｏｌのロウレベル■Ｌが保証される。さらには、
位相分割回路１を形成するバイポーラトランジスタＱ９
Ａ及びＱＩＢのそれぞれのコレクタまたは、バイアス回
路４のバイポーラトランジスタＱ４とフラング回路８の
バイポーラトランジスタＱ９のそれぞれのコレクタとを
、半導体基板上の同じ領域に形成できるために超小型セ
ルが可能である。 以 下 余 白 第１６図には、第１図に示した論理囲路ＬＯＧｌの第１
の原理図を本発明により実現するための第２の実相例が
示されている。 第１６図ＶＣ卦いて、第１図の実施例との相違点に着目
して説明すると本実施例の論理回路ＬＯＧｌでは、バイ
アス回路９が設けられている。 バイアス回路９は、エミッタフォロワ・トランジスタＱ
２のエミッタと微分容ｙＣａｌとの間に結合される抵抗
Ｒ９工り形成される。上記バイアス回路９は、デジタル
出カイｇ号ＶＯＩが、ノ・イレベル■Ｈの時抵抗Ｒ９を
介して、プルターラン・トランジスタＱ３のベース側に
直流帰還させることによって、微分容１Ｃａｌによるプ
ルダウン・トランジスタＱ３の駆動の充放電電流を増大
させている。 これにより、負荷容１ＣＬｌの変化にかかわらず良好な
立下り特性が得られる。 第１７図には、第１６１１ｄに示した論理回路ＬｏＧｌ
を前述のように大容量ゲートアレイ集積回路のやＷとし
て、２つ用いて、結線することにより：′・＼ ワイヤード論理１０を組んだ実施例を示す。 第１７図において、論理回路ＬＯＧＩが２つ示しである
ために片方をＬＯＧＩＥ池方をＬＯＧＩ）゛として示し
である。またデジタル入力信号Ｖ＋１も論理回路ＬＯＧ
Ｉ Ｅｌ、ＯＧＩ Ｆ別にそれぞれＶｉｌ、Ｖｉ１’
として示している。 すでに述べた様に、２つの論理間ＭＬＯＧＩＥ。 ＬＯＧＩＦは、ロウレベルｖＬ出力時に、負荷側から流
れ込む電流が、小さく抑えられるようになっていること
により、ワイヤード論理１０を組みやすく々っている。 第１７図に釦いて、ワイヤード論理１０を組む事により
デジタル入力信号ｙｉ１．ｖｉ、１’に対ｔ ル７ ”
タル出力信号Ｖ Ｏ５＝ （Ｖ ｉ １ ＋ Ｖ Ｉ
１ ’ ）が実現できる。１ｆｔ：、同図では、論理
回路ＬＯＧＩＦより構成されるセルの一部を非接続、つ
普り論理回路ＬＯＧＩＤのバイアス回路９と抵抗Ｒ１及
びプルダウントランジスタＱ３を不使用としてワイヤー
ド論理１０を組んでいる。故に、第１１図の抑えられる
ようになってふ・す、さらに配線１３゜１４のエレクト
ロマイグレーションが生じにくく、より微細化となる。 第１８図には、第１図に示した論理回路ＬＯＧｌの第１
の原理図を本発明により実現するための第３の実施例が
示されている。 第１図との相違点に着目して説明すると、論理回路ＬＯ
ＧＩは、出カニミッタフォロワ回路を構ｆｆｆるエミッ
タフォロワ・トランジスタＱ２の負荷手段として、さら
に直列形態とされる２個の抵抗ＲＩＯ及びＲ１１に加え
られる。抵抗Ｒ１０及びＲ１１の共通結合さｉ；＆ノー
ドとプルダウン・トランジスタム３のベースとの間には
、特に制限されないが、抵抗Ｒ１２が設けられる。プル
ダウン・トランジスタム３のベースは、さらに微分容量
Ｃａ １を介して、バイポーラトランジスタＱ１のエミ
ッタに容量結合される。ここで、抵抗ＲＩＯ及びＲ１１
は、比較的大きな抵抗値を持つように設計され、抵抗Ｒ
１２は、プルダウン・トラフジ２９東の入カイ″−ダ７
″を充分大きくするような所定の抵抗値を持つように設
計される。これによす、抵抗Ｒ１２は、上記抵抗ＲＩＯ
及びＲ１１とともにプルダウン・トランジスタム３のベ
ースに所定のバイアス電圧Ｖｂ／を与えるバイアス回路
１１を構成し、あわせて上記微分容量Ｃａ１とともにデ
ィジタル入力信号Ｖｉ１のレベル変化を上記プルダウン
・トランジスタム３のベースに伝達する微分回路を構成
するものとなる。 ディジタル入力信号Ｖｉ１が所定のロウレベルＶｆｌＣ
固定されディジタル出力信号■０１が所定のハイレベル
ｖＨに固定されるとき、プルダウン・トランジスタム３
のベースには、抵抗Ｒ１０及びＲ１１の抵抗比によって
決する所定のバイアス電圧■ｂ′が与えられる。このバ
イアス電圧Ｖｂ′は、上記第５図の実施例と同様に、プ
ルダウン・トランジスタム３が非常に弱いオン状態とな
るようなＰｆｒ定の電圧値とされる。これにより、プル
ダウン・トランジスタム３は、ディジタル出力信号Ｖｏ
１に影響を与えることなく、非常に弱いオン状態と武れ
る。 ディジタル入力信号Ｖｉ１がロウレベルｖＬからハイレ
ベルｖＨＫ変化されると、プルダウン・トランジスタム
３のベース電圧は、ディジタル入力信号Ｖｉ１のレベル
変化が上記微分容１ｃａ１及び抵抗Ｒ１２から々る微分
回路を介して伝達されることで、一時的に高くされる。 このため、フ。 ルダウン・トランジスタム３は一時的に完全なオン状態
となり、ディジタル出力信号■０１は急速にハイレベル
ｖＨからロウレベルｖＬに変化される。 ところで、ディジタル入力信号Ｖｉ１が所定のハイレベ
ルＶＨＶＣ固定されディジタル出力信号Ｖｏ１が所定の
ロウレベルｖＬに固定されるとき、上記プルダウン・ト
ランジスタム３のベース電圧はロウレベルとされ、プル
ダウン・トランジスタム３けほぼカットオフ状態とされ
る。この状態で、ディジタル入力信号Ｖｉｌがハイレベ
ル■ＨからロウレベルｖＬに変化されると、プルダウン
・トランジスタム３のベース電圧は、ディジタル入力信
号Ｖｉ１のレベル変化が上記微分回路を介して伝達され
ることで、一時的に低くされる。このため、トランジス
タム３はさらにカットオフ状態とされ、ディジタル出力
信号■１１は、エミッタフォロワ・トランジスタＱ２を
介して、ロウレベルｖＬからハイレベルＶＨＫ急速に変
化される。 以上のように、この実施例の論理回路ＬｏＧｌでは、プ
ルダウン・トランジスタム３のベースが、微分容量Ｃａ
ｘを介してバイポーラ・トランジスタｑ１のエミッタに
容量結合されるとともに、抵抗１−４１２を介して抵抗
ＲＩＯ及びＲ１１の共通結合されたノードに結合される
。抵抗Ｒ１２は、上記微分容量Ｃａ１とともにディジタ
ル入力信号■ｉｌのレベル変化をプルダウン・トランジ
スタム３のベースに伝達する微分回路を構成し、あわせ
て上記抵抗ＲＩＯ及びＲ１１とともにプルダウン・トラ
ンジスタム３のベースに所定のバイアス電圧■ｂ′を与
えるバイアス回路１１を構成する。 以上の様に、この実施例の論理回路ＬＯＧｌは、プルダ
ウン・トランジスタム３のベースにバイアス電圧■ｂ′
を供給することにより、プルダウン・トランジスタＧ３
の駆動感度を高めている。またバイアス電圧ｖｂ′を、
デジタル出力信号ＶｏＩＶＣＸって供給することによっ
て第１４図で示したプルタウントランジスタＧ３の電源
電位Ｖｅｅの′Ｒ＠による、誤動作は、低減される。 第１９図には、第５図で示した論理回路ＬすＧ１に、定
電圧回路を加えた実施例が示さハている。 第５図との相違点に着目し７て説明すると、四回におい
ては、バイアス回路４を形成するバイポーラトランジス
タＱ４のベースと回路の電源電圧ＶＣＣとの間には、ダ
イオードＤ１が設けられる。 普た、特に制限され々いが、バイポーラトランジスタＱ
４のベースと回路の電源電位’Ｊｅｅとの間ＶＣは、抵
抗Ｒ，１３が設けられ、上記バイポーラトランジスタＱ
４のベースとエミッタフォロワ・トランジスタＧ２のエ
ミッタすなわち論理回路ＬＵＧｌの出力端子との間Ｋｉ
、キャパシタＣａ２が設けられる。これにより、抵抗Ｒ
１３は、上記ダイオードＤ１とともにバイポーラトラン
ジスタＱ４のべ７Ｍ所定のベース制＠電圧Ｖｂ３を与え
る定電圧発生回路を構成（２、あわせて上記キャパシタ
Ｃａ２とともに出力端子のレベル変化をバイポーラトラ
ンジスタＱ４のベースに伝達する微分回路を構成する。 ここで、抵抗几１３は、比較的大きな抵抗値を持つよう
に設計され、この論理回路ＬｏＧｌの低消費′１浬力比
を妨げないものとされる。 ティジタル出力信号Ｖｉ１のレベルがハイレベルｖＨ又
はロウレベルＶＬＫ固定されるとき、バイポーラトラン
ジスタＱ４のベースには、タイオードＤ１の順方向電圧
ＶＤＦＩによって決する所定のベース制＠電圧Ｖｂ３が
供給される。このベース制御電圧ｙｂ３は、上記第５図
の実施例のベース制御電圧Ｖｂｌと同様に、プルダウン
・トランジスタＧ３のベースにプルダウン・トランジス
タＧ３が非常に弱いオン状態となるようなバイアス電圧
ｖｂを与え得る所定の電圧値とされる。これらのことか
ら、この実施例のプルダウン・トランジスタＧ３は、上
記第５図の実施例と同様な作用を示し、これにより、こ
の実施例の論理回路ＬＯＧ≠り、その高速動作を妨げら
れることなく、低消費電力化される。 ところで、この実施例の論理回路ＬＯＧＩの出力端子と
バイポーラトランジスタＱ４のベースとの間には、前述
のように、キャパシタＣａ２及び抵抗Ｒ１３からなる微
分回路が設けられる。この微分回路は、ディジタル出力
信号Ｖｏ１がロウレベル■Ｌとなると同時に、微分容ｔ
Ｃａ１の放電今うながし、パルス性入力信号に対する応
答性を向上させる作用を持つ。 以上のように、この実施例の調理回路ＬＯＧＩでは、バ
イアス回路４を構成するバイポーラトランジスタＱ４の
ベースと回路の電源電位ＶＣＣとの間にダイオードＤ１
が設けられ、そのベースと論理回路Ｌ（ＪＧＩの出力端
子との間にキャノくシタＣａ２が設けられる。さらに、
バイポーラトランジスタＱ４のベースと回路の電源電位
ＶＣＣとの間には、上記ダイオードＤ１とともに定電圧
発生回路を構成し、かつ上記キャパシタＣａ２とともに
微分回路を構成する抵抗Ｒ１３が設けられる。 この抵抗Ｒｘ３は、比較的大きな抵抗値を持つように設
計される。これにより、この実施例の論理回路Ｌ（ＪＧ
Ｉは、バイポーラトランジスタＱ４のべ−７，に所定の
ヘース制御電圧ｖｂ３を与えるための定電圧発生回路が
簡素化されるとともに、バイポーラトランジスタＱ４及
びＧ３を介して行われる帰還動作によジ、パルス性入力
信号に対する応答性がさらに同上されるものである。前
述のように、抵抗Ｒ４及びＲ１３は比較的大きな抵抗値
を持つように設計されるため、論理回路ＬＯＧｌの低消
費電力化は妨げられない。 第２０図には、本発明が、適用された論理回路の第２の
原理図が示されている。 第２０図に釦いて、基本的には、Ｆｉｇ、ｘの実施例と
同様であり、位相分割回路１１．エミッタフォロワ出力
回路２．アクティブプルダウン回路３等は、第１図の実
施例に対応する。 第１図との相違点に着目して説明すると、同図では、位
相分割回路１がディジタル入力信号ＶｉＩＣ及びＶ＋
ＩＤを受けるバイポーラトランジスタＱ７＜ Ｃ及びＱ
ＩＤに−１：り構成される・さら“デ′タル入力信号Ｖ
ＩＩＣ，ＶｉｌＤの論理がわずかの時間差でハイレベル
■ＨとロウレベルｖＬに変化した場合でも、テジタル出
力信号Ｖｏ１が高速に応答するために、エミッタ負荷ト
ランジスタＱ３を導通駆動させるための、微分容量Ｃａ
１の放電動作をうながすための容量Ｃａ３が設けられて
いる。 第２１色は、第２０図に示した論理回路ＬＯＧ １の動
作例を波形図によって示す。 同図に示す動作例では、２つのディジタル入力信号Ｖｉ
ＩＣとＶｉｌＤの論理がわずかの時間差でハイレベル■
Ｈとロウレベル■ＬＶｃ変化しているため、ディジタル
出力信号■０，１がノ・イレベルｖＨになるべき区間が
非常に短い。 第２０固結よび第２１図にかいて、甘ず、ティジタル入
力信号ＶｉｌＣがハイレベルｖＨでＶ＋ＩＩＩロウレベ
ル■Ｌの区間ｔ。のとき、微分容量Ｃａ１はバイポーラ
トランジスタＱＩＣ、ＱＩＤの共通エミッタ電位すなわ
ち位相分割回路１の非冬Ｆや力＋■１がパイ″′である
ことにより・その位相分割回路ｌ側から見て、飽和状態
に充電されている。甘た、容量Ｃａ３は、エミッタフォ
ロワ・トランジスタＱ２のエミッタ電位すなわちデジタ
ル出力信号ＶＯＩがロウレベルｖＬであることにより、
出力側から見て、無充電状態にある。 次に、デジタル入力信号ＶｉｌｅがハイレベルｖＨから
ロウレベルｖＬに変化して、デジタル入力信号Ｖｉ ｌ
ｃとＶｉｔＤが共にロウレベル領域となる区間ｔｌでは
、位相分割回路１の非反転出力＋■ｉがハイレベルから
ロウレベルに立ち下がることにより、今せで充電状態に
あった微分容量Ｃａｌの電荷が放電を開始する。これと
ともに、エミッタフォロワ・トランジスタＱ２のエミッ
タ電位すなわちディジタル出力信号Ｖｏ１がロウレベル
ｖＬからハイレベルＶＨＫ立ち上がることにより、今１
で無充電状態にあった容量Ｃａ３への充電が開始される
。つすり、容量Ｃａ３の充電によって微分容量Ｃａ１の
放電が促進される。この結果、微分容−１ｃａ１の充電
電荷は、位相分割回路１２．の非反転出力＋Ｖｉがハイ
レベルからロウレベルに立ち下りはじめてから非常に短
時間の間に十分に放電されるようになる。 これによりデジタル入力信号ＶＩＩＤがロウレベルｖＬ
からハイレベルＶＨＫＫ化して、位相分割回路１の非反
転出力＋■
【がロウレベルからハイレベルに立ち上がる
区間ｔ２にて、微分容量Ｃａ１は、上記プルダウン・ト
ランジスタＱ３を確実に導通、駆動させられるだけの充
電電流が流れるようになる。これによって、テジタル出
力信号Ｖｏ ｌｋただちにノ・イレベルｖＨからロウレ
ベルｖＬに引き下げることができるようになる。 ここで、仮＃７ＶＣ容量Ｃａ３がなかったならば、微分
容１ｃａｌｌｄ：、デジタル入力信号■１１ＣとＶｉ
ＩＤの謁理和がロウレベルとなる区間ｔｌが非常に短い
ため、上記非反転出力＋■Ｉかノ・イレベルのときに充
電されていた電荷を十分に放電することができない。こ
のため、上記非反転出力子Ｖｉがロウレベルからハイレ
ベルになる区間すなわちデジタル出力信号ＶＯ１がノ・
イレペルＶＨからロウレベル領域に立ち下がる区間ｔ２
にて、微分容量Ｃａｘは十分な充ｔｉｔ流をプルダウン
・トランジスタＱ３のベースに供給することができなく
ｉる。この結果、第２１図中に点線で示すように、デジ
タル出力信号■０１の立ち下りが大きく遅延するように
なってし普う。 以上のように、第２０図に示した実施例の論理回路ＬＯ
ＧＩでは、デジタル入力信号ＶＩＩＣ。 ＶＩＩＤが非常に短時間の間だけ変化するような場合に
も、その変化の状態をデジタル出力信号ｖＯ１に忠実に
伝達することができるようになっている。 第２２図は、第２０図に示した論理回路ＬＯＧｌを本発
明より実現するための実施例を示す。 第２０図との相違点に着目して説明すると、同図に示し
た実施例の論理回路ＬＯＧｌでは、第５図に示したバイ
アス回路４と同様の定常時にかけるプルダウン・トラン
ジスタＱ３を導通直前の状態にバイアスするバイアス回
路１２とともに、第１４図に示したクランプ回路８と同
様のデージタル出力信号Ｖ０１の電位が負電位側にオー
バーシー−１するのを阻止するクランプ回路１３、釦工
び第５図に示した高抵抗Ｒ４と同様のデジタル出力信号
Ｖｏｌのレベルを保証するための抵抗Ｒ１４が設けられ
ている。 バイアス回路１２は、ｖ、５図に示したものと同様、論
理回路ＬＯＧＩより形成さハるセルの外部１ｆ′ｃは、
内部より供給される所定のベース制御電圧Ｖｂ４が与え
られているバイポーラトランジスタＱＩＯＫよって構成
され、プルタウン・トランジスタＱ３のベースに並列に
接続されている抵抗Ｒ１に所定のバイアス電流を流すこ
とによって、プルダウン・トランジスタＱ３のベースに
所定のバイアス電圧■ｂ″を供給する。所定のノくイア
スミ圧■ｂ″は、第５図及び第６図に示ｌ−た■ｂ同様
に、７′ルダウン・トランジスタＱ３が、非常に弱いＯ
Ｎ状態となるための電圧値、つ１リプルダウン・トラン
ジスタＱ３のコｌ／クタ電流ＩＣ３が１０〜１０°（μ
Ａ）程度上じる電圧値である。 クランプ回路１３は、第１４図に示したものと同様、所
定のベース制御電圧Ｖｂ５が与えられてイルバイポーラ
トランジスタＱｌｌによって構成され、このバイポーラ
トランジスタＱ、１１のエミッタフォロワ動作によって
、デジタル出力信号Ｖｏｌの電位を所定のロウレベルｖ
Ｌ以上に吊り上げている。 第２３図には、本発明が適用された第２の論理回路の一
実施例が、示されている。 第２３図において、論理回路ＬＯＧ３は、互いに相補的
なデジタル入力信号Ｖ１２．Ｖ１３’ｅそれぞれ受け、
それぞれのデジタル入力信号ＶＩ２゜■ｉ３の位相を反
転して出力する位相反転回路１４、位相反転回路１４の
出力にエリ駆動するエミッタフォロワ出力回路１５１１
６、アクティブプルダウン回路１７ 、１８、バイポー
ラトランジスタＱ。 １５、Ｑｌ６を介して供給されるデジタル入力信号Ｖ
ｉ ２ 、 Ｖ ｉ ３のそれぞれの立ち上がりを微分
する微分容量Ｃａ４．Ｃａ５バイアス回路１９゜２０々
どによって構成される。 位相反転回路１４は、バイポーラトランジスタＱ１２〜
巽１４及び抵抗Ｒ１５〜Ｒ１７によって構成され、バイ
ポーラトランジスタＱ１４のベースには、所定のベース
、制御用電圧Ｖｏ５（例えば、１．８５Ｖ）が供給され
、抵抗Ｒ１７とともに、定電流回路を形成している。こ
の位相反転回路１４は、前述のように、互いに相補なデ
ジタル入力信号ｖ１２．ｖｉ３ｉそれぞれ位相反転し７
てエミッタフォロワ出力回路１５．１６へ出力する。 エミッタフォロワ出力回路１５．１６は、エミッタフォ
ロワ・トランジスタＱｌ ７ 、 Ｑｌ ８によってそ
れぞれ形成される。このエミッタフォロワ・トランジス
タＱｌ ７ 、 Ｑｌ ８のエミッタは、後述するプル
ダウン・トランジスタＱ１９．Ｑ２０をそれぞれ介して
、電源電位Ｖｅｅにそれぞれ接続されるとともに、出力
配線の分布容量などによって等測的に生じる負荷容１Ｃ
Ｌ２に接続される。 アクティブプルダウン回路１７．１８は、プルダウン・
トランジスタＱ１９．Ｑ２０によりそれぞれ形成される
。プルターラン・トランジスタＱ１９゜Ｑ２０ば、それ
ぞれエミッタ出力回路１５．１６のエビζ１Ｃ荷であり
、工□ツタフォロワ・トランジスタＱ１７．Ｑ１８の出
力つ１り論理回路ＬＯＧ３のデジタル出力信号ＶＯ６，
ＶＯ７を、電源電位Ｖｅｅにそれぞれスイッチング接続
する。 微分容量Ｃａ４．Ｃａ５は、それぞれデジタル入力信号
ＶＩ２．Ｖ１３が、ロウレベルからハイレベルに立上が
るときのバイポーラトランジスタＱ１５．Ｑ１６を介し
て供給されるデジタル入力信号Ｖｉ２．ｖｉ３の同相の
信号を微分（−で、プルダウン・トランジスタＱ１９．
Ｑ２０ｉ一時的に、導通駆動させる。 バイアス回路１９．２０は、テジタル出力信号ＶＯ６，
Ｖｏ７１Ｃ卦ける電位を上記プルダウン・トランジスタ
Ｑ ］、 ９ 、 Ｑ２０のベースに帰還させる抵抗１
（，２２，Ｒ２３と、上記プルダウン・トランジスタＱ
１９．Ｑ２０のベースヲエミッタ０１１１ Ｋ）゛ルダ
ウンさせる抵抗Ｒ２０，Ｒ２】を有する。 バイポーラトランジスタＱｌ ５ 、 Ｑｌ ６は、そ
れぞれのデジタル入力信号Ｖ ｉ ２ 、 Ｖ ｉ ３
Ｋ対し、エミッタフォロワを形成し、デジタル入力信
号Ｖｉ２１Ｖｉ３を同相の１１バッファ増幅して、上記
微分容量Ｃａ４．Ｃａ５へ伝達する。 電源電位■ｅｅ、■ｅｅ１は、前述のように所定の負の
電源電位であり、例えばそれぞれ−２（Ｖ） 。 −３（Ｖｌである。１ｆｃ電源電位ＶＣＣも前述のよう
に接地電位である。 以上のように構威さｆ″した論理回路Ｌ００３について
、以下その動作を説明する。 第２３図において、先ず、デジタル入力信号ＶＩ２がロ
ウレベルのとき、エミッタフォロワ出力回路１５のエミ
ッタフォロワ・トランジスタＱ１７のベース入力がハイ
レベルとなる。これにより、工□ツタフォロワ・トラン
ジスタＱ１７が道通駆動されて、デジタル出力信号ＶＯ
６が））イレベルとなる。このとき、プルダウン・トラ
ンジスタＱ１９は非連通状態を保っている。 ここで、デジタル入力信号Ｖｉ２がロウレベルからハイ
レベルに切り換わると、エミッタフォロワ・トランジス
タＱ１７のベース入力がノ１イレベルからロウレベルに
なって、エミッタツメロワ・ト、ランジスタＱ１７が道
通状態から非専通状態に切り換えられる。このとき、デ
ジタル入力信号■１２がロウレベルからハイレベルに立
ち上がるトキプルダウン・トランジスタＱｌ ９Ｖｃ向
けて、微分容量Ｃａ４の充電電流１３が、流れる。これ
によりプルダウン・トランジスタＱ１９は、エミッタフ
ォロワ・トランジスタＱ１７が非連通状態から道通状態
に切り換わるときに一時的に遵通して、負荷容量ＣＬ２
の電荷を強制的に急速放電させる。これにより、デジタ
ル出力信号ＶＯ６ば、デジタル入力信号Ｖｉ２がロウレ
ベルからハイレベルに切り換わった後、直ちにノ・イレ
ペルからロウレベルに立ち下げられるようになる。 同様にして、デジタル出力信号Ｖｏ７も、デジタル入力
信号Ｖｌ３がロウレベルからハイレベルに切ジ換わった
後、直ちにハイレベルからロウレベルに立ち下げられる
ようになる。 以上のように、デジタル出力信号Ｖｏ６．Ｖｏ７がハイ
レベルからロウレベルに立ち下がる時には、プルダウン
・トランジスタＱ１９．Ｑ２０が微分出力により一時的
に遵通させられることにより、負荷容量ＣＬ２の電荷が
強制的に引き抜かれて、デジタル出力信号ＶＯ６，ＶＯ
７の立下りが速められる。これ以外のときには、上記プ
ルダウン・トランジスタＱ１９．Ｑ２０が非連通状態に
保たれることにより、定常的に消費される電流が小さく
保たれるようになる。 さらに、上述した論理回路１．ＯＧ３では、プルタウン
・トランジスタＱ１９．Ｑ２０のベースバイアス条件が
テジタル出力信号Ｖｏ６．Ｖｏ７における負荷条件に応
じて変化する。すＺわら、負荷容量ＣＬ２の残留電荷が
多い場合は、この残留電分による高電位がプルダウン・
トランジスタＱ１９゜Ｑ２０のベースバイアスレベルを
高めることによって、そのプルダウン・トランジスタＱ
１９．Ｑ２０の連通駆動レベルが増強され、これによっ
てプルダウン効果すなわちデジタル出力信号Ｖｏ６．Ｖ
ｏ７を立ち下げる効果も増強されるようになる。 捷た、微分容量Ｃａ４．Ｃａ５ば、デジタル出力信号Ｖ
Ｏ６，ＶＯ７がハイレベルのときに、そのハイレベルの
テジタル出力（Ｂ 号Ｖ ０６ 、 Ｖ Ｏ７側から抵
抗Ｒ２３，Ｒ２４を介して、充電電流１４が供給され、
充電される。このため、テジタル出力信号Ｖｏ５．Ｖｏ
７の電位を上記プルダウン・トランジスタＱ１９．Ｑ２
０のベース側に直流帰還させることに文って、微分容量
Ｃａ４．Ｃａ５からプルダウン・トランジスタＱ１９．
Ｑ２０を駆動させるための充電電流も増大するようＫな
る。 これにより、エミッタフォロワ出力回路１５゜１６を有
する論理回路ＬＯＧ３の立ち下がＶ特性を、負荷容量Ｃ
Ｌ２などの変化にかかわらず、良好な立下り特性が得ら
れる。 第２４図には、本発明が適用された第３の調理回路を示
す実施例が示されている。 第２４図において、工□ツタフォロワ出力回路１５、ア
クティブプルダウン回路１７．バイアス回路１９．微分
容量Ｃａ４は、第２３図で示した実施例と対応Ｌ７てお
り同様の動作をする。 第２４図にかいて論理回路ＬＯＧ、ｉは、バイポーラト
ランジスタＱ２１−Ｑ２５及び抵抗Ｒ２４〜Ｒ２６から
なる２段カスケード型差動回路によるクロックドケート
などを用いて構成されているＤラッチ回路２１′及びＤ
ラッチ回路１４の出力をランチ出力Ｑ、Ｑとして出力す
るバイポーラトランジスタＱ２８．Ｑ２９及び抵抗Ｒ２
７，Ｒ２８より構成されるエミッタフォロワ出力回路な
どに、Ｊ：り構成される。 Ｄラッチ回路２１ば、クロックドゲートの出力が、エミ
ッタフォロワ・トランジスタによるエミッタフォロワを
介して内部帰還されることにより、Ｄラッチ動作を行っ
ている。バイポーラトランジスタＱ２５は、所定のペー
ス制御電圧ｖｂ７（例えば−１，８５Ｖ、 ）を受けて
抵抗Ｒ２６とともに定電流源を形成している。デジタル
入力信号■ｉ４はデータ入力、ＣＫＨクロック入力、−
＋−Ｑ、−Ｑｎ ラッｆ出力、■ｒｅｆ２．Ｖｅｒｆ３
Ｈ参照電位、Ｖｅｅｌ、Ｖｅｅは負側電源電位をそれぞ
れ示している。 ここで、上記Ｄラッチ回路の内部にてエミッタフォロワ
出力回路１５を形成するエミッタ７オロワ・トランジス
タのエミッタには、プルダウン・トランジスタＱ１９が
接続されている。これとともに、そのプルダウン・トラ
ンジスタＱ１９のベースは、第２３図の実施例の場合と
同様、抵抗几２２によって自己バイアスされているとと
もに、Ｄラッチ回路２１側から微分容量Ｃａ４の充＠電
流を受けるようになっている。 これに工り、上述した論理回路ＬＯＧ４のりラッチ回路
２１は、その内部の帰還路に介在するエミッタフォロワ
出力回路１５の立ち下がり特性が改善されることによっ
て、高速のデータラッチ動作が可能になっている。さら
にバイポーラトランジスタＱ２１及びプルダウン・トラ
ンジスタＱ１９は、第１図で示したバイポーラトランジ
スタＱ１とグルダウントランジスタＱ３と同様に、α線
に強いために、Ｄラッチ回路２１は、非常に信頼性の高
い保持動作を行うことができる。 第２５図には、本発明が適用された第４の論理回路の実
施例が示されている。 第２５図において、エミッタフォロワ出力回路１５、、
に６．アクティブプルダウン回路１７，１８゜気 バイアス回路１９ 、２０．微分容１Ｃａ４．Ｃａ５は
、第２３図で示（７た実施例と対応してかり、同様の動
作をする。 第２５図ＫＬ−いて、論理回路ＬＯＧ４ば、バイポーラ
トランジスタＱ３０〜Ｑ３３及び抵抗Ｒ２９〜Ｒ３１よ
り形成される電流切換回路２２、電流切換回路２２の出
力をそれぞれ出力するエミッタフォロワ出力回路１５，
１６．アクティブプルダウン回路１．７，１８、バイア
ス回路１９．２０及び微分容量Ｃａ４．Ｃａ５などによ
って構成される。 電流切換回路２２ば、デジタル入力信号Ｖｉ５゜Ｖｉ６
及び参照電位Ｖｒｔｆ４に従ってエミッタフォロワ・ト
ランジスタＱｌ ７ 、 Ｑｌ ８のそれぞれへ出力す
る。バイポーラトランジスタＱ３３は、所定のバンス制
御電圧ｖｂｓ（例えが１．８５ （Ｖ））が供給されて
釦り、抵抗比３２とともに定電流源を形成している。前
述のように電流切換回路２２の出力は、デジタル出力信
号Ｖｏ３．Ｖｏ９としてエミッタ７オロワ・トランジス
タＱｌ ７ 、 Ｑｌ ８のエミッタフォロワによって
出力される。 各デジタル出力信号■ｏ ８．、 Ｖ Ｏ９ハ％ プル
ターラン・トランジスタＱ１９．Ｑ２０に工ってそれぞ
ｆ′１に低レベル側の電源電位Ｖｅｅ Ｋスイッチング
接続される。 またゴ方倣分容量Ｃａ４は、デジタル出力信号ＶＯ９の
立ち上りを微分して、フ゛ルダウン・トランジスタＱ１
９のベースに光電電流を供給し、時的に駆動させる。他
方の微分容量Ｃａ５は、デジタル出力信号Ｖｏ１０の立
ち上りを微分してプルダウン・トランジスタＱ２０のベ
ースに光Ｍ ’ｒ、Ｋ。 流を供給し、一時的に駆動させる。 さらに、各プルダウン・トランジスタＱ１９゜Ｑ２０は
それぞれ、同側のデジタル出力信号Ｖ０８゜Ｖｏ９の電
位が抵抗Ｒ２２，Ｒ２３を介してベースＶＣ帰還される
とともに、そのベースが抵抗Ｒ２０゜Ｒ２１を介してエ
ミッタ側にプルダウンされることによって、負荷容量Ｃ
Ｌ２に応じたバイアスがかけられるとともに、デジタル
出力信号ｖ０８゜Ｖｏ９が・・イレペルのときに微分容
量Ｃａ４．Ｃａ５がそれぞれデジタル信号ＶＯ８、Ｖｏ
９側から充電されることにより、その微分容ｆ１ｉｃ
ａ４．Ｃａ５がそれぞれテジタル出力信号ＶＯ８，ＶＯ
Ｑ側に充電されながら生じる微分出力が増強させられる
ようになっている。 これにより、上述した第２３図の実施例の場合と同様、
相補信号と１．て出力されるテジタル出力信号ＶＯ８，
ＶＯ９の立ち下がり特性が改善されるようになっている
。 第２６図には、本発明が適用された第５の論理回路の一
実施例が、示されている。 第２６図において、論理回路ＬＯＧ６ば、第２５図の実
施例の変形例であり、基本構成は、同じである。第２５
図の実施例との相違点に着目して、説明すると、論理回
路ＬＯＧ６は、デジタル入力信号Ｖｉ５．Ｖｊ６が■ｉ
ｆの一人力となり、デジタル入力信号■ｉｆのハイレベ
ルまたはロウレベルにより、相補信号を形成する相補信
号回路２３を含み、第２５図で示したバイポーラトラン
ジスタＱ３１と抵抗Ｒ３ｔより構成される定電流源をＩ
Ｓ２で示している。甘たバイアス回路２４ 、２５が、
第２５図の実施例のバイアス回路１９．２０のように抵
抗Ｒ２２，Ｒ２３ではなく、バイポーラトランジスタＱ
３４ 、 Ｑ３５によって形成され、第２５図で示した
抵抗Ｒ２０，凡２１を抵抗Ｒ３３゜Ｒ３２として形成し
である。 第２７図には、本発明が適用される大容量ゲートアレイ
集積回路の概略を示す平面図が示されている。第２８図
には、第２７図の大容量ゲートアレイ集積回路のセルを
第１４図の論理回路ＬＯＧＩで示した実施例が示されて
いる。第２９図には、第２７図に示す大容量ゲートアレ
イ集積回路を形成する半導体チップを、マイクロチップ
キャリアで封止Ｌ７た断面図が示されている。第３０図
には、第２９図に示すキャリア上に容量チップを形成し
７た断面図が、示されている。第３１図ＶＣｌｄ ｓ第
２９図で示すマイクロチップキャリアを実装基板に実装
した図が、示されている。 第２７図において、大容量ゲートアレイ集積回構成され
る入出力バッファ領域Ｉ１０の内側に多数の基本セルＣ
ｅ目が配列されている。各基本セルＣｅ１ｌは、それぞ
れに各実施例の論理回路例えば、＠５図、第８図、第１
０図、第１４図、第１６図、第１８図、第１９図及び第
２２図に示した論理回路ＬｏＧｌや第２３図〜第２６図
に示した論理回路ＬＯＧ３〜ＬＯＧ６または、第１３図
に示した論理回路ＬＯＧ２などによって形成するように
なっている。！た基本セルＣｅ１ｌの未使用セルＣｅ１
ｌ’は、＠１４図の説明で示した上述のプルダウン・ト
ランジスタの定常時にネ・ける誤動作を防止するために
、容量セルとし、さらに大容量ゲートアレイ集積回路Ｇ
Ａでは、上記誤動作を防止するために、容縫素子ＣＢが
、基本セルＣｅ１ｌＯ間に、形成される。さらに大容量
ゲートアレイ集積回路ＧＡには、外部端子Ｔより供給さ
れる制御電圧Ｖｃに従って上述のペース制御電圧ｙｂ１
（Ｖｂ４）を形成するためのベース制御電圧発生回路２
４が、設けられている。 各実施例の論理回路を形成すると、高速であることに加
えて、低消費電力であることにより非常に多くの論理回
路を高密度に形成することができる。 さらに、ワイヤード論理を組む′ことができることによ
シ、論理回路の利用効率が大幅に高められて、非常に大
規模で高機能の半導体集積回路装置をゲートアレイによ
って効率良く得ることができるようになる。 第２８図において、左側の論理回路をＬＯＧＩ右側の論
理回路をＬＯＧＩ’と示す。な釦多数の論理回路ＬｏＧ
ｌが電源電位ＶＣＣ２及びＶｅｅ３との間に接続されて
いる。またインダクタンスＬ１．Ｌ２は、第２９図で示
すＣＣＢバンプ電極２９のインダクタンスであり、イン
ダクタンスＬ３゜Ｌ４ば、第２９図で示すキャリア２５
Ａのインダクタンスである。寸た容量Ｃａ６は、チップ
内の容量つ１す、第２７図で示（７た容量素子ＣＥと未
使用セルＣｅ目′の容量を加えた容量であり容量ｃａ７
Ｆｉ、Ｆｉｇ、２９Ｔ示すキャリア２５Ａの容量つ２米
、第２９図または第３０図で示す積層容景３２−ｆたは
、容量チップ３３の容ＪＨｔである。 第２８図にふ・いて副埋回路ＬＯＧＩが、テジタル出力
信号■０１がハイレベルカラロウレベルに立ちさがる時
、刑述のようにプルダウン・トランジスタＱ３が一時的
に導通駆動する。その時エミフタフォロワ・トランジス
タＱ２が甘だ非導通駆動状遺になりきってないために、
霞通電流Ｊ５が、一時的に流れる。上記貫通′１１工流
は、インタフタンスＬ ｌ 、 Ｌ ２ 、□Ｌ、３及
びＬ４を介し、て流れるために、を源電位ｖｅｅ３の電
圧変！Ｉｃ！ＩＩを起こし、電源？Ｅ位ＶＣＣ２及びＶ
ｅｅ３に接続されている論理回路例えは、論理回路Ｌ０
Ｇ１′の定常時に釦けるプルタウン・トランジスタＱ３
のエミッタ電位の変動により、そのプルダウン・トラン
ジスタＱ３が、導通駆動状態を起こし誤動を起こして１
，１う可能性がある。（７か１７ながら、本実施例では
、多数の論理回路ＬＯＧＩが電源電位Ｖｅｅ２及びＶ’
ｅｅ３との間に接続されている。他の論理回路ＬＯＧ
１の定常時にｐけるプルダウントランジスタＱ３は、前
竺スエうに非常に弱いオン状態であシ、コレクタ電［Ｉ
Ｃ３が前述のようｌｃ］、ｏ 〜１００（μＡ）程度流
れている。−！た電源電位Ｖｅｅ３に複数の論理回路Ｌ
ＯＧＩのプルタウントランジスター３のエミフタが共通
に結合されているために、一種のエミッタ結合回路を形
成している。また大容量ゲートアレイ集積回路ＧＡＫ卦
いて同時［４連枢１助するプルダウントランジスタＱ３
は少ない。故に、貫通電流■５の一部が１６のようにル
ープ上Ｋ ｂＷ、れるためにインタ“クタンスＬｌ、Ｌ
２．Ｌ３及びＬ４に流れる貫通電流が減少し、を源電位
■ｅｅ３の変動がおさえられている。 しかし論理回路ＬＯＧｌは、超高速回路であるために、
電源電位Ｖｅｅの変動を押さえるため、さらに本実施例
の大容量ゲートアレイ集積回路ＧＡでは、大容量ゲート
アレイ集積回路ＯＡのチップ内の容量Ｃａ６と第２９図
や第３０図で示すキャリア２５ Ａの容′１ＩＩＣａ７
を形成してかり、貫通電流■５の一部がさらにＩ７．Ｉ
８のように、１６同様にループ上に流れるためにさらに
、電源電位Ｖｅｅ３の変動がおさえられている。 第２９図において２５は、マイクロチップキャリア、２
５Ａは、チップ塔載用のキャリア、２５Ｂは、キャップ
、２６．２７は、半田、２８は半導体チップ２９は、Ｃ
Ｃ）３ （Ｃｏｎｔｒｏｌ ｌｅｄ Ｃｏｌ ｌａｐｓ
ｅＢｏｎｄｉｎｇ ）バンブ′畦極、３０は、実装用パ
ンツ”電極３１は、配線である。尚、引出し森の先制の
矢印ハ、マイクロチップキャリア２５全体を示している
。 ＣＣＢバンブ電極２９は、大容量ケートアレイ集積回路
ＯＡの入力、出力や、電源電位ＶＣＣ及びＶｅｅの電源
端子に接続され、そし７て配＃ｊ！３１を介して実装用
バンブ電極３０にも接続されている。 本実施例のマイクロチノブキャリア２５では、さらにチ
ソブ搭叔用のキャリア２５Ａに、上述のプルダウン・ト
ランジスタＱ３の定常時に分ける誤動作を防止するため
に、積層容量３２を形成［７ている。 尚、ＣＣＢバンプ電極２９について（ハ、例えば特開昭
６２−２４９４２９に示されてかり、マイクロチップキ
ャリア２５については、例えば、特願昭６２−１４６３
９７に示されている。 第３０図にかいて、第２９図のマイクロチップキャリア
２５と基本構成は、同じである。第２９図のマイクロチ
ノブキャリア２５との相違点に着目して説明すると、本
実施例では、キャリア２５Ａに積層容量３２が形成され
ておらず、キャリア２５Ａ上に容量チップ３３を形成し
、ＣＣＢバンブ電極２９を介して配線３１に接続してか
り、これにより、上記プルダウントランジスタＱ３の定
常時における誤動作を防止している。 第３１図に釦いて、３４は、搭載基板であり、３５は、
ビンである、搭載基板３４上には、マイクロチップキャ
リア２５が第３１図に示すように多数搭載される。実装
用バンブ？Ｉｆ極３０は、実装基板３１に含甘ねる複数
の配線層（図示せず）によりビン３５に接続される。搭
載基板３４は、図示はしていないがキャップにヱり封止
される。 以上の工うに本実施例の大容量ゲートアレイ集積ζＪＧ
Ａでは、電源電位Ｖｅｅ３の変動にょる定常時のプルダ
ウントランジスタＱ３の誤動作を防止するために、電源
電位ＶＣＣ２とＶＣＣ３との間に複数の論理回路ＬＯＧ
ｌを設けである。さらにチップ２８やキャリア２５Ａな
どに容量を形成することにエリ上記誤動作をより一層防
止している。瞥た大容量ゲートアレイ集積回路ＧＡのパ
ッケージ封止法をリード線を用いる封止法に比べてイン
ダクタンスの小さいＣＣＢバンブ電極２９を用いてマイ
クロチップキャリア２５で封止することにより、さらに
上記誤動作をより一層防止している。筐た第２７図で示
した制御電圧ＶＣを変化させることに、ｊ：り、前述の
バイアス回路４及び８のバイポーラトランジスタＱ４及
びＱＩＯのベース制御電圧Ｖｂｌ（Ｖｂ４）を制御でき
ることにより、大容量ゲートアレイ集積回路ＧＡのテス
タビリティのために、前述のプルダウントランジスタＱ
３のバイアス電圧ｖｂ（ｖｂ″）１制御し、論理回路Ｌ
ＯＧｌのデジタル出力信号ＶＯＩの立下り速度を遅らせ
ることもできる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうオでもない。 例えば、各実施例において、ディジタル入力信号ｖ１１
〜Ｖｉ６及びディジタル出力信号Ｖ０１〜Ｖｏ９のハイ
レベルｖＨ及びロウレベルＶＬは、任意のレベルをとる
ことができる。筐た、回路の電源電位ＶＣＣは、回路の
電源電位■ｅｅを接地電位とすることで正の電源電圧に
置き換えることができるし、バイポーラトランジスタ金
ＰＮＰ型トランジスタＫｆｉ１１：き換えることでその
極性を入れ掬えることもできる。第５図、第８図、第１
０図〜第１４図、第１６図〜第１９図そして第２２図〜
第２６図の実施例示した位相分割回路１や位相反転回路
１４．Ｄラッチ回路２１．［流切換回路２２と相補信号
回路２３などは、ＭＯＳ（金属−酸化物一半導体）型の
トランジスタを用いて構成してもよいし、第５図、第８
図、第１０図〜第１４図、第１６図〜第１９図そして第
２２図の実施例に釦いて、位相分割回路１を構成するハ
イホーラトランジスタＱ１のエミッタと回路の成源電圧
■ｅｅとの間に設けられる抵抗Ｒ３には、スピードアッ
プ用のキャパシタが設けられることも工い。 普た第１０図、第１４図及び第２２図の実施例は、位相
分割回路ｌを構成するバイポーラトランジスタＱｌｉ並
列形態とされる複数のトランジスタに置き侯えることで
、任意のファンイン数を持たせることができる。第１９
図Ｖｃ訟いて、アクティップルダウン回路を構成するプ
ルダウン・トランジスタＱ３のベースは、抵抗Ｒ１２を
介することなく、直接抵抗Ｒ１０及びＲ１１の共通結合
されたノードに結合することもよい。第１９園にふ−い
て、バイアス回路３を構成するバイポーラトランジスタ
Ｑ４と回路の電源電圧ＶＣＣとの間に設けられるダイオ
ードＤ１は、定電圧Ｖｂ３のレベルに応じて、複数のダ
イオード又はトランジスタに置き換えることができるし
、キャパシタＣａ２は設けなくてもよい。さらに、各実
施例の゛具体的な回路糎５ぐ電源電圧の組み合わせ等は
、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
ＮＴ’Ｌ回路やＥＣＬ回路の場合について説明したが、
それに限定されるものではなく、例えばＭ Ｐ Ｕ （
マイクロプロセンサ）などの用途が固定された半導体集
積回路装置などにも適用できる。本発明は、少なぐとも
出カニミッタフォロワ回路を含む論理回路及びこのよう
な論理回路を含む各棟の半導体集積回路装置に広く適用
できる。 〔発明の効果〕 本願において、開示される発明をＮＴＬ回路やＥＣＬ回
路を基本構成とする大容量ゲートアレイ集積回路や高速
論理集積回路等に成用した場合、次のような作用効果が
得られる。すなわち、（１）ＮＴＬ回路等の出カニ□ソ
タフォロワ回路を構成する負荷手段と並列形態に、また
は、負荷手段と１２で、そのベースが入力信号を受ける
トランジＪりのエミッタに容量結合されロウレベル出力
゛）へ 時にそのコンダクタンスが一時的に大きくされるプルダ
ウン用トランジスタを設けることで、ロウレベル出力時
の当初において上記負荷手段を一時的に短絡し、出力信
号のレベル変化を高速化することができるという効果が
得られる。 （２）上記（１）項により、次のような効果が得られる
。 ＮＴＬ回路等の入力インパルスの応答性がよく、出力信
号の立ち上り、立下りのレベル変化がほぼ等しくできる
という効果が得られる。上記プルダウントランジスタに
エリロウレベル出力時に上記負荷手段の容量を強性的に
引き抜くことによりＮ１゛Ｌ回路等の負荷駆動能力が非
常に高く軽負荷から重負荷全域で出力信号のレベル変化
を高速にできるという効果が得られる。ＮＴＬ回路等の
プルダウン用トランジスタが定常時に卦いてハイインピ
ーダンスになるために、エレクトロマイグレーションが
生じにくいワイヤード０Ｒ回路が組むことができるとい
う効果が得られる。上記（１）項の構成のＮ ’１’
Ｌ回路等にすることによりα線に強くてト矛という効果
が得られる。上記構成のＮＴＬ回路等（（することによ
ハＰＮ’ｌｌランジスタのような特殊な素子を用いなく
ても上記プルダウン用のトランジスタを形成でき出力信
号のレベル変化を高速化にできるという効果が得られる
。上記プルダウン用のトランジスタを一枚の半導体基板
上に、他の回路素子とともに形成できるために、デバイ
ス技術による出力信号のレベル変化の高速化の効果がも
っとも効率的な回路であるという効果が得られる。Ｎ
’１’ Ｌ回路等は、低振幅回路であるために、さらに
高速化にガるという効果が得られる。上記負荷手段の抵
抗値を大きくシ、出カニミッタフォロワ回路の動作電流
を小さくして、ＮＴＬ回路を低消費電力化できるという
効果が得られる。 （３）上記（１） 、 （２）項にエリ、次のような効
果が得られる。ＮＴＬ回路は、低電圧回路であり、さら
にＮＴＬ回路を低消費電力化できるという効果が得られ
る。上記出力信号の立ち上り、立ち下りが、はぼ゛等し
い時間のために、Ｎ’ｌ’Ｌ回路等の簡易プレイ計算が
、簡単にできるという効果が得られ、ＮＴＬ回路等の回
路速度の入力波形依存性が少なくできるという効果が得
られる。上記ｒｒ＊成のＮＴＬ回路のプルタウン用トラ
ンジスタのベースにバイアス回路を設けること（でより
、よりいっそう、Ｎ ’Ｊ’ Ｌ回路等の負荷駆動能力
が高くできるという効果が得られる。Ｎ ｉ’ Ｌ回路
等の高速動作を阻害することなく、その低消費電力化を
［Ｋることができるとい′）効果が得らｉ″Ｌる。 （４）上記（１）〜（３）ＪｒｉＫより、次のような効
果が得られる。上記プルダウン・トランジスタと入力信
号を受けるトランジスタの間の容量を適切な容量とする
ことによｐ Ｎ ｉ” Ｌ回路等の負荷駆動能力や、出
力信号の立ち下がりの速度を適切な速度とすることがで
きるという効果が得らハる。上記バイアス回路を所定の
ベース電圧で制御されるトランジスタにより構成し、上
記所定のベース電圧を外部端子から供給される側倒電圧
に従って、変えること＋ｃｘｐ、ＮＴＬ回路等の負性、
駆動能力や、出力信号の立ち下がりの速度を変えること
ができると匠）り果が、得られ、また複数の〜′ＰＬ回
路等の速度のバラツキを押さえ、さらには、上記ＮＴＬ
回路等！：り形成される大容量ケートアレイ集積回路の
テスヌビリティの効率を良好にすることができるといつ
効果７５Ｘ得られる。上記バイアス回路の構成を出力信
号が帰還させるような抵抗にすることにより、Ｎ’１．
’Ｌ回路等の上記負荷手段の外部環境にかかわらず、常
に効率的に、出力信号の立ち下がりの速度を向上できる
という効果が得られる。 上記回路１１４或は、ＮＴＬ回路だけでな（ＥＣＬ回路
に、ｊ：るゲート回路やラッチ回路等にも活用でき本発
明の動作原理が広範囲であるという効果が得られる。 （５）上記（１）項〜（４）項により、ＮＴＬ回路等を
含む高速論理集積回路等の高速動作を阻害することなく
低消費電力化できるため、その集積化を図ることができ
るという効果が得られる。
区間ｔ２にて、微分容量Ｃａ１は、上記プルダウン・ト
ランジスタＱ３を確実に導通、駆動させられるだけの充
電電流が流れるようになる。これによって、テジタル出
力信号Ｖｏ ｌｋただちにノ・イレベルｖＨからロウレ
ベルｖＬに引き下げることができるようになる。 ここで、仮＃７ＶＣ容量Ｃａ３がなかったならば、微分
容１ｃａｌｌｄ：、デジタル入力信号■１１ＣとＶｉ
ＩＤの謁理和がロウレベルとなる区間ｔｌが非常に短い
ため、上記非反転出力＋■Ｉかノ・イレベルのときに充
電されていた電荷を十分に放電することができない。こ
のため、上記非反転出力子Ｖｉがロウレベルからハイレ
ベルになる区間すなわちデジタル出力信号ＶＯ１がノ・
イレペルＶＨからロウレベル領域に立ち下がる区間ｔ２
にて、微分容量Ｃａｘは十分な充ｔｉｔ流をプルダウン
・トランジスタＱ３のベースに供給することができなく
ｉる。この結果、第２１図中に点線で示すように、デジ
タル出力信号■０１の立ち下りが大きく遅延するように
なってし普う。 以上のように、第２０図に示した実施例の論理回路ＬＯ
ＧＩでは、デジタル入力信号ＶＩＩＣ。 ＶＩＩＤが非常に短時間の間だけ変化するような場合に
も、その変化の状態をデジタル出力信号ｖＯ１に忠実に
伝達することができるようになっている。 第２２図は、第２０図に示した論理回路ＬＯＧｌを本発
明より実現するための実施例を示す。 第２０図との相違点に着目して説明すると、同図に示し
た実施例の論理回路ＬＯＧｌでは、第５図に示したバイ
アス回路４と同様の定常時にかけるプルダウン・トラン
ジスタＱ３を導通直前の状態にバイアスするバイアス回
路１２とともに、第１４図に示したクランプ回路８と同
様のデージタル出力信号Ｖ０１の電位が負電位側にオー
バーシー−１するのを阻止するクランプ回路１３、釦工
び第５図に示した高抵抗Ｒ４と同様のデジタル出力信号
Ｖｏｌのレベルを保証するための抵抗Ｒ１４が設けられ
ている。 バイアス回路１２は、ｖ、５図に示したものと同様、論
理回路ＬＯＧＩより形成さハるセルの外部１ｆ′ｃは、
内部より供給される所定のベース制御電圧Ｖｂ４が与え
られているバイポーラトランジスタＱＩＯＫよって構成
され、プルタウン・トランジスタＱ３のベースに並列に
接続されている抵抗Ｒ１に所定のバイアス電流を流すこ
とによって、プルダウン・トランジスタＱ３のベースに
所定のバイアス電圧■ｂ″を供給する。所定のノくイア
スミ圧■ｂ″は、第５図及び第６図に示ｌ−た■ｂ同様
に、７′ルダウン・トランジスタＱ３が、非常に弱いＯ
Ｎ状態となるための電圧値、つ１リプルダウン・トラン
ジスタＱ３のコｌ／クタ電流ＩＣ３が１０〜１０°（μ
Ａ）程度上じる電圧値である。 クランプ回路１３は、第１４図に示したものと同様、所
定のベース制御電圧Ｖｂ５が与えられてイルバイポーラ
トランジスタＱｌｌによって構成され、このバイポーラ
トランジスタＱ、１１のエミッタフォロワ動作によって
、デジタル出力信号Ｖｏｌの電位を所定のロウレベルｖ
Ｌ以上に吊り上げている。 第２３図には、本発明が適用された第２の論理回路の一
実施例が、示されている。 第２３図において、論理回路ＬＯＧ３は、互いに相補的
なデジタル入力信号Ｖ１２．Ｖ１３’ｅそれぞれ受け、
それぞれのデジタル入力信号ＶＩ２゜■ｉ３の位相を反
転して出力する位相反転回路１４、位相反転回路１４の
出力にエリ駆動するエミッタフォロワ出力回路１５１１
６、アクティブプルダウン回路１７ 、１８、バイポー
ラトランジスタＱ。 １５、Ｑｌ６を介して供給されるデジタル入力信号Ｖ
ｉ ２ 、 Ｖ ｉ ３のそれぞれの立ち上がりを微分
する微分容量Ｃａ４．Ｃａ５バイアス回路１９゜２０々
どによって構成される。 位相反転回路１４は、バイポーラトランジスタＱ１２〜
巽１４及び抵抗Ｒ１５〜Ｒ１７によって構成され、バイ
ポーラトランジスタＱ１４のベースには、所定のベース
、制御用電圧Ｖｏ５（例えば、１．８５Ｖ）が供給され
、抵抗Ｒ１７とともに、定電流回路を形成している。こ
の位相反転回路１４は、前述のように、互いに相補なデ
ジタル入力信号ｖ１２．ｖｉ３ｉそれぞれ位相反転し７
てエミッタフォロワ出力回路１５．１６へ出力する。 エミッタフォロワ出力回路１５．１６は、エミッタフォ
ロワ・トランジスタＱｌ ７ 、 Ｑｌ ８によってそ
れぞれ形成される。このエミッタフォロワ・トランジス
タＱｌ ７ 、 Ｑｌ ８のエミッタは、後述するプル
ダウン・トランジスタＱ１９．Ｑ２０をそれぞれ介して
、電源電位Ｖｅｅにそれぞれ接続されるとともに、出力
配線の分布容量などによって等測的に生じる負荷容１Ｃ
Ｌ２に接続される。 アクティブプルダウン回路１７．１８は、プルダウン・
トランジスタＱ１９．Ｑ２０によりそれぞれ形成される
。プルターラン・トランジスタＱ１９゜Ｑ２０ば、それ
ぞれエミッタ出力回路１５．１６のエビζ１Ｃ荷であり
、工□ツタフォロワ・トランジスタＱ１７．Ｑ１８の出
力つ１り論理回路ＬＯＧ３のデジタル出力信号ＶＯ６，
ＶＯ７を、電源電位Ｖｅｅにそれぞれスイッチング接続
する。 微分容量Ｃａ４．Ｃａ５は、それぞれデジタル入力信号
ＶＩ２．Ｖ１３が、ロウレベルからハイレベルに立上が
るときのバイポーラトランジスタＱ１５．Ｑ１６を介し
て供給されるデジタル入力信号Ｖｉ２．ｖｉ３の同相の
信号を微分（−で、プルダウン・トランジスタＱ１９．
Ｑ２０ｉ一時的に、導通駆動させる。 バイアス回路１９．２０は、テジタル出力信号ＶＯ６，
Ｖｏ７１Ｃ卦ける電位を上記プルダウン・トランジスタ
Ｑ ］、 ９ 、 Ｑ２０のベースに帰還させる抵抗１
（，２２，Ｒ２３と、上記プルダウン・トランジスタＱ
１９．Ｑ２０のベースヲエミッタ０１１１ Ｋ）゛ルダ
ウンさせる抵抗Ｒ２０，Ｒ２】を有する。 バイポーラトランジスタＱｌ ５ 、 Ｑｌ ６は、そ
れぞれのデジタル入力信号Ｖ ｉ ２ 、 Ｖ ｉ ３
Ｋ対し、エミッタフォロワを形成し、デジタル入力信
号Ｖｉ２１Ｖｉ３を同相の１１バッファ増幅して、上記
微分容量Ｃａ４．Ｃａ５へ伝達する。 電源電位■ｅｅ、■ｅｅ１は、前述のように所定の負の
電源電位であり、例えばそれぞれ−２（Ｖ） 。 −３（Ｖｌである。１ｆｃ電源電位ＶＣＣも前述のよう
に接地電位である。 以上のように構威さｆ″した論理回路Ｌ００３について
、以下その動作を説明する。 第２３図において、先ず、デジタル入力信号ＶＩ２がロ
ウレベルのとき、エミッタフォロワ出力回路１５のエミ
ッタフォロワ・トランジスタＱ１７のベース入力がハイ
レベルとなる。これにより、工□ツタフォロワ・トラン
ジスタＱ１７が道通駆動されて、デジタル出力信号ＶＯ
６が））イレベルとなる。このとき、プルダウン・トラ
ンジスタＱ１９は非連通状態を保っている。 ここで、デジタル入力信号Ｖｉ２がロウレベルからハイ
レベルに切り換わると、エミッタフォロワ・トランジス
タＱ１７のベース入力がノ１イレベルからロウレベルに
なって、エミッタツメロワ・ト、ランジスタＱ１７が道
通状態から非専通状態に切り換えられる。このとき、デ
ジタル入力信号■１２がロウレベルからハイレベルに立
ち上がるトキプルダウン・トランジスタＱｌ ９Ｖｃ向
けて、微分容量Ｃａ４の充電電流１３が、流れる。これ
によりプルダウン・トランジスタＱ１９は、エミッタフ
ォロワ・トランジスタＱ１７が非連通状態から道通状態
に切り換わるときに一時的に遵通して、負荷容量ＣＬ２
の電荷を強制的に急速放電させる。これにより、デジタ
ル出力信号ＶＯ６ば、デジタル入力信号Ｖｉ２がロウレ
ベルからハイレベルに切り換わった後、直ちにノ・イレ
ペルからロウレベルに立ち下げられるようになる。 同様にして、デジタル出力信号Ｖｏ７も、デジタル入力
信号Ｖｌ３がロウレベルからハイレベルに切ジ換わった
後、直ちにハイレベルからロウレベルに立ち下げられる
ようになる。 以上のように、デジタル出力信号Ｖｏ６．Ｖｏ７がハイ
レベルからロウレベルに立ち下がる時には、プルダウン
・トランジスタＱ１９．Ｑ２０が微分出力により一時的
に遵通させられることにより、負荷容量ＣＬ２の電荷が
強制的に引き抜かれて、デジタル出力信号ＶＯ６，ＶＯ
７の立下りが速められる。これ以外のときには、上記プ
ルダウン・トランジスタＱ１９．Ｑ２０が非連通状態に
保たれることにより、定常的に消費される電流が小さく
保たれるようになる。 さらに、上述した論理回路１．ＯＧ３では、プルタウン
・トランジスタＱ１９．Ｑ２０のベースバイアス条件が
テジタル出力信号Ｖｏ６．Ｖｏ７における負荷条件に応
じて変化する。すＺわら、負荷容量ＣＬ２の残留電荷が
多い場合は、この残留電分による高電位がプルダウン・
トランジスタＱ１９゜Ｑ２０のベースバイアスレベルを
高めることによって、そのプルダウン・トランジスタＱ
１９．Ｑ２０の連通駆動レベルが増強され、これによっ
てプルダウン効果すなわちデジタル出力信号Ｖｏ６．Ｖ
ｏ７を立ち下げる効果も増強されるようになる。 捷た、微分容量Ｃａ４．Ｃａ５ば、デジタル出力信号Ｖ
Ｏ６，ＶＯ７がハイレベルのときに、そのハイレベルの
テジタル出力（Ｂ 号Ｖ ０６ 、 Ｖ Ｏ７側から抵
抗Ｒ２３，Ｒ２４を介して、充電電流１４が供給され、
充電される。このため、テジタル出力信号Ｖｏ５．Ｖｏ
７の電位を上記プルダウン・トランジスタＱ１９．Ｑ２
０のベース側に直流帰還させることに文って、微分容量
Ｃａ４．Ｃａ５からプルダウン・トランジスタＱ１９．
Ｑ２０を駆動させるための充電電流も増大するようＫな
る。 これにより、エミッタフォロワ出力回路１５゜１６を有
する論理回路ＬＯＧ３の立ち下がＶ特性を、負荷容量Ｃ
Ｌ２などの変化にかかわらず、良好な立下り特性が得ら
れる。 第２４図には、本発明が適用された第３の調理回路を示
す実施例が示されている。 第２４図において、工□ツタフォロワ出力回路１５、ア
クティブプルダウン回路１７．バイアス回路１９．微分
容量Ｃａ４は、第２３図で示した実施例と対応Ｌ７てお
り同様の動作をする。 第２４図にかいて論理回路ＬＯＧ、ｉは、バイポーラト
ランジスタＱ２１−Ｑ２５及び抵抗Ｒ２４〜Ｒ２６から
なる２段カスケード型差動回路によるクロックドケート
などを用いて構成されているＤラッチ回路２１′及びＤ
ラッチ回路１４の出力をランチ出力Ｑ、Ｑとして出力す
るバイポーラトランジスタＱ２８．Ｑ２９及び抵抗Ｒ２
７，Ｒ２８より構成されるエミッタフォロワ出力回路な
どに、Ｊ：り構成される。 Ｄラッチ回路２１ば、クロックドゲートの出力が、エミ
ッタフォロワ・トランジスタによるエミッタフォロワを
介して内部帰還されることにより、Ｄラッチ動作を行っ
ている。バイポーラトランジスタＱ２５は、所定のペー
ス制御電圧ｖｂ７（例えば−１，８５Ｖ、 ）を受けて
抵抗Ｒ２６とともに定電流源を形成している。デジタル
入力信号■ｉ４はデータ入力、ＣＫＨクロック入力、−
＋−Ｑ、−Ｑｎ ラッｆ出力、■ｒｅｆ２．Ｖｅｒｆ３
Ｈ参照電位、Ｖｅｅｌ、Ｖｅｅは負側電源電位をそれぞ
れ示している。 ここで、上記Ｄラッチ回路の内部にてエミッタフォロワ
出力回路１５を形成するエミッタ７オロワ・トランジス
タのエミッタには、プルダウン・トランジスタＱ１９が
接続されている。これとともに、そのプルダウン・トラ
ンジスタＱ１９のベースは、第２３図の実施例の場合と
同様、抵抗几２２によって自己バイアスされているとと
もに、Ｄラッチ回路２１側から微分容量Ｃａ４の充＠電
流を受けるようになっている。 これに工り、上述した論理回路ＬＯＧ４のりラッチ回路
２１は、その内部の帰還路に介在するエミッタフォロワ
出力回路１５の立ち下がり特性が改善されることによっ
て、高速のデータラッチ動作が可能になっている。さら
にバイポーラトランジスタＱ２１及びプルダウン・トラ
ンジスタＱ１９は、第１図で示したバイポーラトランジ
スタＱ１とグルダウントランジスタＱ３と同様に、α線
に強いために、Ｄラッチ回路２１は、非常に信頼性の高
い保持動作を行うことができる。 第２５図には、本発明が適用された第４の論理回路の実
施例が示されている。 第２５図において、エミッタフォロワ出力回路１５、、
に６．アクティブプルダウン回路１７，１８゜気 バイアス回路１９ 、２０．微分容１Ｃａ４．Ｃａ５は
、第２３図で示（７た実施例と対応してかり、同様の動
作をする。 第２５図ＫＬ−いて、論理回路ＬＯＧ４ば、バイポーラ
トランジスタＱ３０〜Ｑ３３及び抵抗Ｒ２９〜Ｒ３１よ
り形成される電流切換回路２２、電流切換回路２２の出
力をそれぞれ出力するエミッタフォロワ出力回路１５，
１６．アクティブプルダウン回路１．７，１８、バイア
ス回路１９．２０及び微分容量Ｃａ４．Ｃａ５などによ
って構成される。 電流切換回路２２ば、デジタル入力信号Ｖｉ５゜Ｖｉ６
及び参照電位Ｖｒｔｆ４に従ってエミッタフォロワ・ト
ランジスタＱｌ ７ 、 Ｑｌ ８のそれぞれへ出力す
る。バイポーラトランジスタＱ３３は、所定のバンス制
御電圧ｖｂｓ（例えが１．８５ （Ｖ））が供給されて
釦り、抵抗比３２とともに定電流源を形成している。前
述のように電流切換回路２２の出力は、デジタル出力信
号Ｖｏ３．Ｖｏ９としてエミッタ７オロワ・トランジス
タＱｌ ７ 、 Ｑｌ ８のエミッタフォロワによって
出力される。 各デジタル出力信号■ｏ ８．、 Ｖ Ｏ９ハ％ プル
ターラン・トランジスタＱ１９．Ｑ２０に工ってそれぞ
ｆ′１に低レベル側の電源電位Ｖｅｅ Ｋスイッチング
接続される。 またゴ方倣分容量Ｃａ４は、デジタル出力信号ＶＯ９の
立ち上りを微分して、フ゛ルダウン・トランジスタＱ１
９のベースに光電電流を供給し、時的に駆動させる。他
方の微分容量Ｃａ５は、デジタル出力信号Ｖｏ１０の立
ち上りを微分してプルダウン・トランジスタＱ２０のベ
ースに光Ｍ ’ｒ、Ｋ。 流を供給し、一時的に駆動させる。 さらに、各プルダウン・トランジスタＱ１９゜Ｑ２０は
それぞれ、同側のデジタル出力信号Ｖ０８゜Ｖｏ９の電
位が抵抗Ｒ２２，Ｒ２３を介してベースＶＣ帰還される
とともに、そのベースが抵抗Ｒ２０゜Ｒ２１を介してエ
ミッタ側にプルダウンされることによって、負荷容量Ｃ
Ｌ２に応じたバイアスがかけられるとともに、デジタル
出力信号ｖ０８゜Ｖｏ９が・・イレペルのときに微分容
量Ｃａ４．Ｃａ５がそれぞれデジタル信号ＶＯ８、Ｖｏ
９側から充電されることにより、その微分容ｆ１ｉｃ
ａ４．Ｃａ５がそれぞれテジタル出力信号ＶＯ８，ＶＯ
Ｑ側に充電されながら生じる微分出力が増強させられる
ようになっている。 これにより、上述した第２３図の実施例の場合と同様、
相補信号と１．て出力されるテジタル出力信号ＶＯ８，
ＶＯ９の立ち下がり特性が改善されるようになっている
。 第２６図には、本発明が適用された第５の論理回路の一
実施例が、示されている。 第２６図において、論理回路ＬＯＧ６ば、第２５図の実
施例の変形例であり、基本構成は、同じである。第２５
図の実施例との相違点に着目して、説明すると、論理回
路ＬＯＧ６は、デジタル入力信号Ｖｉ５．Ｖｊ６が■ｉ
ｆの一人力となり、デジタル入力信号■ｉｆのハイレベ
ルまたはロウレベルにより、相補信号を形成する相補信
号回路２３を含み、第２５図で示したバイポーラトラン
ジスタＱ３１と抵抗Ｒ３ｔより構成される定電流源をＩ
Ｓ２で示している。甘たバイアス回路２４ 、２５が、
第２５図の実施例のバイアス回路１９．２０のように抵
抗Ｒ２２，Ｒ２３ではなく、バイポーラトランジスタＱ
３４ 、 Ｑ３５によって形成され、第２５図で示した
抵抗Ｒ２０，凡２１を抵抗Ｒ３３゜Ｒ３２として形成し
である。 第２７図には、本発明が適用される大容量ゲートアレイ
集積回路の概略を示す平面図が示されている。第２８図
には、第２７図の大容量ゲートアレイ集積回路のセルを
第１４図の論理回路ＬＯＧＩで示した実施例が示されて
いる。第２９図には、第２７図に示す大容量ゲートアレ
イ集積回路を形成する半導体チップを、マイクロチップ
キャリアで封止Ｌ７た断面図が示されている。第３０図
には、第２９図に示すキャリア上に容量チップを形成し
７た断面図が、示されている。第３１図ＶＣｌｄ ｓ第
２９図で示すマイクロチップキャリアを実装基板に実装
した図が、示されている。 第２７図において、大容量ゲートアレイ集積回構成され
る入出力バッファ領域Ｉ１０の内側に多数の基本セルＣ
ｅ目が配列されている。各基本セルＣｅ１ｌは、それぞ
れに各実施例の論理回路例えば、＠５図、第８図、第１
０図、第１４図、第１６図、第１８図、第１９図及び第
２２図に示した論理回路ＬｏＧｌや第２３図〜第２６図
に示した論理回路ＬＯＧ３〜ＬＯＧ６または、第１３図
に示した論理回路ＬＯＧ２などによって形成するように
なっている。！た基本セルＣｅ１ｌの未使用セルＣｅ１
ｌ’は、＠１４図の説明で示した上述のプルダウン・ト
ランジスタの定常時にネ・ける誤動作を防止するために
、容量セルとし、さらに大容量ゲートアレイ集積回路Ｇ
Ａでは、上記誤動作を防止するために、容縫素子ＣＢが
、基本セルＣｅ１ｌＯ間に、形成される。さらに大容量
ゲートアレイ集積回路ＧＡには、外部端子Ｔより供給さ
れる制御電圧Ｖｃに従って上述のペース制御電圧ｙｂ１
（Ｖｂ４）を形成するためのベース制御電圧発生回路２
４が、設けられている。 各実施例の論理回路を形成すると、高速であることに加
えて、低消費電力であることにより非常に多くの論理回
路を高密度に形成することができる。 さらに、ワイヤード論理を組む′ことができることによ
シ、論理回路の利用効率が大幅に高められて、非常に大
規模で高機能の半導体集積回路装置をゲートアレイによ
って効率良く得ることができるようになる。 第２８図において、左側の論理回路をＬＯＧＩ右側の論
理回路をＬＯＧＩ’と示す。な釦多数の論理回路ＬｏＧ
ｌが電源電位ＶＣＣ２及びＶｅｅ３との間に接続されて
いる。またインダクタンスＬ１．Ｌ２は、第２９図で示
すＣＣＢバンプ電極２９のインダクタンスであり、イン
ダクタンスＬ３゜Ｌ４ば、第２９図で示すキャリア２５
Ａのインダクタンスである。寸た容量Ｃａ６は、チップ
内の容量つ１す、第２７図で示（７た容量素子ＣＥと未
使用セルＣｅ目′の容量を加えた容量であり容量ｃａ７
Ｆｉ、Ｆｉｇ、２９Ｔ示すキャリア２５Ａの容量つ２米
、第２９図または第３０図で示す積層容景３２−ｆたは
、容量チップ３３の容ＪＨｔである。 第２８図にふ・いて副埋回路ＬＯＧＩが、テジタル出力
信号■０１がハイレベルカラロウレベルに立ちさがる時
、刑述のようにプルダウン・トランジスタＱ３が一時的
に導通駆動する。その時エミフタフォロワ・トランジス
タＱ２が甘だ非導通駆動状遺になりきってないために、
霞通電流Ｊ５が、一時的に流れる。上記貫通′１１工流
は、インタフタンスＬ ｌ 、 Ｌ ２ 、□Ｌ、３及
びＬ４を介し、て流れるために、を源電位ｖｅｅ３の電
圧変！Ｉｃ！ＩＩを起こし、電源？Ｅ位ＶＣＣ２及びＶ
ｅｅ３に接続されている論理回路例えは、論理回路Ｌ０
Ｇ１′の定常時に釦けるプルタウン・トランジスタＱ３
のエミッタ電位の変動により、そのプルダウン・トラン
ジスタＱ３が、導通駆動状態を起こし誤動を起こして１
，１う可能性がある。（７か１７ながら、本実施例では
、多数の論理回路ＬＯＧＩが電源電位Ｖｅｅ２及びＶ’
ｅｅ３との間に接続されている。他の論理回路ＬＯＧ
１の定常時にｐけるプルダウントランジスタＱ３は、前
竺スエうに非常に弱いオン状態であシ、コレクタ電［Ｉ
Ｃ３が前述のようｌｃ］、ｏ 〜１００（μＡ）程度流
れている。−！た電源電位Ｖｅｅ３に複数の論理回路Ｌ
ＯＧＩのプルタウントランジスター３のエミフタが共通
に結合されているために、一種のエミッタ結合回路を形
成している。また大容量ゲートアレイ集積回路ＧＡＫ卦
いて同時［４連枢１助するプルダウントランジスタＱ３
は少ない。故に、貫通電流■５の一部が１６のようにル
ープ上Ｋ ｂＷ、れるためにインタ“クタンスＬｌ、Ｌ
２．Ｌ３及びＬ４に流れる貫通電流が減少し、を源電位
■ｅｅ３の変動がおさえられている。 しかし論理回路ＬＯＧｌは、超高速回路であるために、
電源電位Ｖｅｅの変動を押さえるため、さらに本実施例
の大容量ゲートアレイ集積回路ＧＡでは、大容量ゲート
アレイ集積回路ＯＡのチップ内の容量Ｃａ６と第２９図
や第３０図で示すキャリア２５ Ａの容′１ＩＩＣａ７
を形成してかり、貫通電流■５の一部がさらにＩ７．Ｉ
８のように、１６同様にループ上に流れるためにさらに
、電源電位Ｖｅｅ３の変動がおさえられている。 第２９図において２５は、マイクロチップキャリア、２
５Ａは、チップ塔載用のキャリア、２５Ｂは、キャップ
、２６．２７は、半田、２８は半導体チップ２９は、Ｃ
Ｃ）３ （Ｃｏｎｔｒｏｌ ｌｅｄ Ｃｏｌ ｌａｐｓ
ｅＢｏｎｄｉｎｇ ）バンブ′畦極、３０は、実装用パ
ンツ”電極３１は、配線である。尚、引出し森の先制の
矢印ハ、マイクロチップキャリア２５全体を示している
。 ＣＣＢバンブ電極２９は、大容量ケートアレイ集積回路
ＯＡの入力、出力や、電源電位ＶＣＣ及びＶｅｅの電源
端子に接続され、そし７て配＃ｊ！３１を介して実装用
バンブ電極３０にも接続されている。 本実施例のマイクロチノブキャリア２５では、さらにチ
ソブ搭叔用のキャリア２５Ａに、上述のプルダウン・ト
ランジスタＱ３の定常時に分ける誤動作を防止するため
に、積層容量３２を形成［７ている。 尚、ＣＣＢバンプ電極２９について（ハ、例えば特開昭
６２−２４９４２９に示されてかり、マイクロチップキ
ャリア２５については、例えば、特願昭６２−１４６３
９７に示されている。 第３０図にかいて、第２９図のマイクロチップキャリア
２５と基本構成は、同じである。第２９図のマイクロチ
ノブキャリア２５との相違点に着目して説明すると、本
実施例では、キャリア２５Ａに積層容量３２が形成され
ておらず、キャリア２５Ａ上に容量チップ３３を形成し
、ＣＣＢバンブ電極２９を介して配線３１に接続してか
り、これにより、上記プルダウントランジスタＱ３の定
常時における誤動作を防止している。 第３１図に釦いて、３４は、搭載基板であり、３５は、
ビンである、搭載基板３４上には、マイクロチップキャ
リア２５が第３１図に示すように多数搭載される。実装
用バンブ？Ｉｆ極３０は、実装基板３１に含甘ねる複数
の配線層（図示せず）によりビン３５に接続される。搭
載基板３４は、図示はしていないがキャップにヱり封止
される。 以上の工うに本実施例の大容量ゲートアレイ集積ζＪＧ
Ａでは、電源電位Ｖｅｅ３の変動にょる定常時のプルダ
ウントランジスタＱ３の誤動作を防止するために、電源
電位ＶＣＣ２とＶＣＣ３との間に複数の論理回路ＬＯＧ
ｌを設けである。さらにチップ２８やキャリア２５Ａな
どに容量を形成することにエリ上記誤動作をより一層防
止している。瞥た大容量ゲートアレイ集積回路ＧＡのパ
ッケージ封止法をリード線を用いる封止法に比べてイン
ダクタンスの小さいＣＣＢバンブ電極２９を用いてマイ
クロチップキャリア２５で封止することにより、さらに
上記誤動作をより一層防止している。筐た第２７図で示
した制御電圧ＶＣを変化させることに、ｊ：り、前述の
バイアス回路４及び８のバイポーラトランジスタＱ４及
びＱＩＯのベース制御電圧Ｖｂｌ（Ｖｂ４）を制御でき
ることにより、大容量ゲートアレイ集積回路ＧＡのテス
タビリティのために、前述のプルダウントランジスタＱ
３のバイアス電圧ｖｂ（ｖｂ″）１制御し、論理回路Ｌ
ＯＧｌのデジタル出力信号ＶＯＩの立下り速度を遅らせ
ることもできる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうオでもない。 例えば、各実施例において、ディジタル入力信号ｖ１１
〜Ｖｉ６及びディジタル出力信号Ｖ０１〜Ｖｏ９のハイ
レベルｖＨ及びロウレベルＶＬは、任意のレベルをとる
ことができる。筐た、回路の電源電位ＶＣＣは、回路の
電源電位■ｅｅを接地電位とすることで正の電源電圧に
置き換えることができるし、バイポーラトランジスタ金
ＰＮＰ型トランジスタＫｆｉ１１：き換えることでその
極性を入れ掬えることもできる。第５図、第８図、第１
０図〜第１４図、第１６図〜第１９図そして第２２図〜
第２６図の実施例示した位相分割回路１や位相反転回路
１４．Ｄラッチ回路２１．［流切換回路２２と相補信号
回路２３などは、ＭＯＳ（金属−酸化物一半導体）型の
トランジスタを用いて構成してもよいし、第５図、第８
図、第１０図〜第１４図、第１６図〜第１９図そして第
２２図の実施例に釦いて、位相分割回路１を構成するハ
イホーラトランジスタＱ１のエミッタと回路の成源電圧
■ｅｅとの間に設けられる抵抗Ｒ３には、スピードアッ
プ用のキャパシタが設けられることも工い。 普た第１０図、第１４図及び第２２図の実施例は、位相
分割回路ｌを構成するバイポーラトランジスタＱｌｉ並
列形態とされる複数のトランジスタに置き侯えることで
、任意のファンイン数を持たせることができる。第１９
図Ｖｃ訟いて、アクティップルダウン回路を構成するプ
ルダウン・トランジスタＱ３のベースは、抵抗Ｒ１２を
介することなく、直接抵抗Ｒ１０及びＲ１１の共通結合
されたノードに結合することもよい。第１９園にふ−い
て、バイアス回路３を構成するバイポーラトランジスタ
Ｑ４と回路の電源電圧ＶＣＣとの間に設けられるダイオ
ードＤ１は、定電圧Ｖｂ３のレベルに応じて、複数のダ
イオード又はトランジスタに置き換えることができるし
、キャパシタＣａ２は設けなくてもよい。さらに、各実
施例の゛具体的な回路糎５ぐ電源電圧の組み合わせ等は
、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
ＮＴ’Ｌ回路やＥＣＬ回路の場合について説明したが、
それに限定されるものではなく、例えばＭ Ｐ Ｕ （
マイクロプロセンサ）などの用途が固定された半導体集
積回路装置などにも適用できる。本発明は、少なぐとも
出カニミッタフォロワ回路を含む論理回路及びこのよう
な論理回路を含む各棟の半導体集積回路装置に広く適用
できる。 〔発明の効果〕 本願において、開示される発明をＮＴＬ回路やＥＣＬ回
路を基本構成とする大容量ゲートアレイ集積回路や高速
論理集積回路等に成用した場合、次のような作用効果が
得られる。すなわち、（１）ＮＴＬ回路等の出カニ□ソ
タフォロワ回路を構成する負荷手段と並列形態に、また
は、負荷手段と１２で、そのベースが入力信号を受ける
トランジＪりのエミッタに容量結合されロウレベル出力
゛）へ 時にそのコンダクタンスが一時的に大きくされるプルダ
ウン用トランジスタを設けることで、ロウレベル出力時
の当初において上記負荷手段を一時的に短絡し、出力信
号のレベル変化を高速化することができるという効果が
得られる。 （２）上記（１）項により、次のような効果が得られる
。 ＮＴＬ回路等の入力インパルスの応答性がよく、出力信
号の立ち上り、立下りのレベル変化がほぼ等しくできる
という効果が得られる。上記プルダウントランジスタに
エリロウレベル出力時に上記負荷手段の容量を強性的に
引き抜くことによりＮ１゛Ｌ回路等の負荷駆動能力が非
常に高く軽負荷から重負荷全域で出力信号のレベル変化
を高速にできるという効果が得られる。ＮＴＬ回路等の
プルダウン用トランジスタが定常時に卦いてハイインピ
ーダンスになるために、エレクトロマイグレーションが
生じにくいワイヤード０Ｒ回路が組むことができるとい
う効果が得られる。上記（１）項の構成のＮ ’１’
Ｌ回路等にすることによりα線に強くてト矛という効果
が得られる。上記構成のＮＴＬ回路等（（することによ
ハＰＮ’ｌｌランジスタのような特殊な素子を用いなく
ても上記プルダウン用のトランジスタを形成でき出力信
号のレベル変化を高速化にできるという効果が得られる
。上記プルダウン用のトランジスタを一枚の半導体基板
上に、他の回路素子とともに形成できるために、デバイ
ス技術による出力信号のレベル変化の高速化の効果がも
っとも効率的な回路であるという効果が得られる。Ｎ
’１’ Ｌ回路等は、低振幅回路であるために、さらに
高速化にガるという効果が得られる。上記負荷手段の抵
抗値を大きくシ、出カニミッタフォロワ回路の動作電流
を小さくして、ＮＴＬ回路を低消費電力化できるという
効果が得られる。 （３）上記（１） 、 （２）項にエリ、次のような効
果が得られる。ＮＴＬ回路は、低電圧回路であり、さら
にＮＴＬ回路を低消費電力化できるという効果が得られ
る。上記出力信号の立ち上り、立ち下りが、はぼ゛等し
い時間のために、Ｎ’ｌ’Ｌ回路等の簡易プレイ計算が
、簡単にできるという効果が得られ、ＮＴＬ回路等の回
路速度の入力波形依存性が少なくできるという効果が得
られる。上記ｒｒ＊成のＮＴＬ回路のプルタウン用トラ
ンジスタのベースにバイアス回路を設けること（でより
、よりいっそう、Ｎ ’Ｊ’ Ｌ回路等の負荷駆動能力
が高くできるという効果が得られる。Ｎ ｉ’ Ｌ回路
等の高速動作を阻害することなく、その低消費電力化を
［Ｋることができるとい′）効果が得らｉ″Ｌる。 （４）上記（１）〜（３）ＪｒｉＫより、次のような効
果が得られる。上記プルダウン・トランジスタと入力信
号を受けるトランジスタの間の容量を適切な容量とする
ことによｐ Ｎ ｉ” Ｌ回路等の負荷駆動能力や、出
力信号の立ち下がりの速度を適切な速度とすることがで
きるという効果が得らハる。上記バイアス回路を所定の
ベース電圧で制御されるトランジスタにより構成し、上
記所定のベース電圧を外部端子から供給される側倒電圧
に従って、変えること＋ｃｘｐ、ＮＴＬ回路等の負性、
駆動能力や、出力信号の立ち下がりの速度を変えること
ができると匠）り果が、得られ、また複数の〜′ＰＬ回
路等の速度のバラツキを押さえ、さらには、上記ＮＴＬ
回路等！：り形成される大容量ケートアレイ集積回路の
テスヌビリティの効率を良好にすることができるといつ
効果７５Ｘ得られる。上記バイアス回路の構成を出力信
号が帰還させるような抵抗にすることにより、Ｎ’１．
’Ｌ回路等の上記負荷手段の外部環境にかかわらず、常
に効率的に、出力信号の立ち下がりの速度を向上できる
という効果が得られる。 上記回路１１４或は、ＮＴＬ回路だけでな（ＥＣＬ回路
に、ｊ：るゲート回路やラッチ回路等にも活用でき本発
明の動作原理が広範囲であるという効果が得られる。 （５）上記（１）項〜（４）項により、ＮＴＬ回路等を
含む高速論理集積回路等の高速動作を阻害することなく
低消費電力化できるため、その集積化を図ることができ
るという効果が得られる。
第１図は、この発明が適用された第１の論理回路の第１
の原理図を示す回路図、 Ｘ″キ２図・第１図の第１の論理回路の入出力特性図、 第３図は、第１図に示した第１の論理回路の動作例金示
す波形図、 第４図は、第１図に示した第１の論理回路に金管れるバ
イポーラトランジスタとコレクタ負荷抵抗の断面図、 第５図は、第１図に示した第１の論理回路の第１の原理
図を実現するための第１の回路図、第６図は、第５図に
示した第１の論理回路に金管れるプルダウントランジス
タのベース電圧とコレクタ電流の関係を示す特性色、 第７図（Ａ）は、第５図に示した第１の論理回路の入力
信号と出力信号のシュミレーション動作を示す波形図、 第７図（Ｂ）は、シーミレージョン動作時の第５図に示
した第１の論理回路に含１れるエミッタフォロフ・トラ
ンジスタのコレクタ電流とプルダウントランジスタのコ
レクタ電流を示す波形図、第８図は、＠５図に示した第
１の調理回路に復温９図は、第８図で示した第１の論理
回路に含捷力る複数の微分容量を示したレイアウト図、
第１０図は、第５図で示した第１の論理回路の応用例を
示す回路図、 第１１図は、第１０図で示した第１の論理回路の第１の
応用例を示す回路図、 第１２図は、第１０図で示した第１の論理回路の第２の
応用例を示す回路図、 第１３図は、第１０図で示し、た第１の論理回路を別の
論理回路と結合１．た回路図、 第１４囚は第１０図で示した第１の調理回路の出力の安
定化を図った回路図、 第１５図は、第１４図で示した第１の論理回路のレイア
ウト図、 第１６図は、第１図に示した第１の論理回路の第１の原
理図を実現するための第２回路図、第１７囚は、第１６
図で示した第１の論理し１路の応用例を示す回路図、 第１８図は、第１図に示し７た第１の論理回路の一゛・
薦、１の原理図を実現するための第３の回路図、）゛ぐ 第１９図は、第５図で示した第１の論理回路に定電圧発
生回路分設けた回路図、 第２０図は、この発明が適用された第１０削理回路の第
２の原理図を示す回路図、 第２１図は、第２０図に示した第１の論理回路の＠作例
を示す波形図、 第２２図は、第２０図で示（７た第１の論理回路の第２
の原理図を実現するための回路図、第２３恥は、本発明
が適用された第２の論理回路を示す回路図、 第２４図は、本発明が適用された第３の論理回路を示す
回路図、 第２５図は、本発明が適用された第４の論理回路を示す
回路図、 第２６図は、本発明が適用された第５の論理回路を示す
回路図、 第２７図は、本発明が適用された大容量ケートアレイ集
積回路を示す概略の平面図、 第２８図は、＠２７図で示した大容量ゲートア回路図、 第２９図は、第２８図で示した大容量ケートアレイ集積
回路をマイクロチップキャリアで封止Ｌ７た断面図、 第３０図は、第２９図で示したキャリア上に容量チクプ
を形成した断開図、 第３１図は、第２９国で示したマイクロチップキャリア
を実装基板に実装Ｌ７た図、 第３２図は、本発明に先立って検討された１ｊｌＢ理回
路のｍ或例を示す回路図、 第３３図は、第３２図に示した論理回路の動作例を示す
波形図である。 Ｖｉｌ−一や 第 図 図 第 図 第 図 ０６１ ■ｅｅ ＬＯＧｌ 第 ７ 図 Ｖ２１’ ＯＧ １８ 第 図 しａｌ［ 第 ２ 図 ■ｅｅ ＬＯＧｉ口 第 ７３ 図 第 ４ 図 第 ６ 図 第 ７ 図 ０Ｇ１Ｆ ｅｅ 第 ７８ 図 ｒｒ 第 ９ 図 ｒｒ 「′い＾−１ 第 ０ 図 第 １ 図 城 し■ψ１」 第 ２９ 図 ■ｅｅ 辺数 ｐｄ２ 物十−
の原理図を示す回路図、 Ｘ″キ２図・第１図の第１の論理回路の入出力特性図、 第３図は、第１図に示した第１の論理回路の動作例金示
す波形図、 第４図は、第１図に示した第１の論理回路に金管れるバ
イポーラトランジスタとコレクタ負荷抵抗の断面図、 第５図は、第１図に示した第１の論理回路の第１の原理
図を実現するための第１の回路図、第６図は、第５図に
示した第１の論理回路に金管れるプルダウントランジス
タのベース電圧とコレクタ電流の関係を示す特性色、 第７図（Ａ）は、第５図に示した第１の論理回路の入力
信号と出力信号のシュミレーション動作を示す波形図、 第７図（Ｂ）は、シーミレージョン動作時の第５図に示
した第１の論理回路に含１れるエミッタフォロフ・トラ
ンジスタのコレクタ電流とプルダウントランジスタのコ
レクタ電流を示す波形図、第８図は、＠５図に示した第
１の調理回路に復温９図は、第８図で示した第１の論理
回路に含捷力る複数の微分容量を示したレイアウト図、
第１０図は、第５図で示した第１の論理回路の応用例を
示す回路図、 第１１図は、第１０図で示した第１の論理回路の第１の
応用例を示す回路図、 第１２図は、第１０図で示した第１の論理回路の第２の
応用例を示す回路図、 第１３図は、第１０図で示し、た第１の論理回路を別の
論理回路と結合１．た回路図、 第１４囚は第１０図で示した第１の調理回路の出力の安
定化を図った回路図、 第１５図は、第１４図で示した第１の論理回路のレイア
ウト図、 第１６図は、第１図に示した第１の論理回路の第１の原
理図を実現するための第２回路図、第１７囚は、第１６
図で示した第１の論理し１路の応用例を示す回路図、 第１８図は、第１図に示し７た第１の論理回路の一゛・
薦、１の原理図を実現するための第３の回路図、）゛ぐ 第１９図は、第５図で示した第１の論理回路に定電圧発
生回路分設けた回路図、 第２０図は、この発明が適用された第１０削理回路の第
２の原理図を示す回路図、 第２１図は、第２０図に示した第１の論理回路の＠作例
を示す波形図、 第２２図は、第２０図で示（７た第１の論理回路の第２
の原理図を実現するための回路図、第２３恥は、本発明
が適用された第２の論理回路を示す回路図、 第２４図は、本発明が適用された第３の論理回路を示す
回路図、 第２５図は、本発明が適用された第４の論理回路を示す
回路図、 第２６図は、本発明が適用された第５の論理回路を示す
回路図、 第２７図は、本発明が適用された大容量ケートアレイ集
積回路を示す概略の平面図、 第２８図は、＠２７図で示した大容量ゲートア回路図、 第２９図は、第２８図で示した大容量ケートアレイ集積
回路をマイクロチップキャリアで封止Ｌ７た断面図、 第３０図は、第２９図で示したキャリア上に容量チクプ
を形成した断開図、 第３１図は、第２９国で示したマイクロチップキャリア
を実装基板に実装Ｌ７た図、 第３２図は、本発明に先立って検討された１ｊｌＢ理回
路のｍ或例を示す回路図、 第３３図は、第３２図に示した論理回路の動作例を示す
波形図である。 Ｖｉｌ−一や 第 図 図 第 図 第 図 ０６１ ■ｅｅ ＬＯＧｌ 第 ７ 図 Ｖ２１’ ＯＧ １８ 第 図 しａｌ［ 第 ２ 図 ■ｅｅ ＬＯＧｉ口 第 ７３ 図 第 ４ 図 第 ６ 図 第 ７ 図 ０Ｇ１Ｆ ｅｅ 第 ７８ 図 ｒｒ 第 ９ 図 ｒｒ 「′い＾−１ 第 ０ 図 第 １ 図 城 し■ψ１」 第 ２９ 図 ■ｅｅ 辺数 ｐｄ２ 物十−
Claims (1)
- 【特許請求の範囲】 １、入力端子に供給される入力信号に応じて、互いに相
補的な第１の信号及び第２の信号を形成するための入力
手段、上記第１の信号の電圧レベルに応じて、第１レベ
ルの出力信号を出力端子へ供給するための第１電圧レベ
ル出力手段及び上記入力信号の電圧レベルの変化に応じ
て変化する、上記入力手段によって形成された上記第２
の信号に応じて、一時的に第２電圧レベルの出力信号を
上記出力端子へ供給するための第２電圧レベル手段を含
む半導体集積回路において、上記入力手段は、ベースが
上記入力端子に結合され、コレクタが、上記第１電圧レ
ベル出力手段に結合されそしてエミッタが、上記第２電
圧レベル出力手段に結合される第１のバイポーラトラン
ジスタを含むことを特徴とする半導体集積回路。 ２、上記第１電圧レベル出力手段は、ベースが、上記第
１のバイポーラトランジスタのコレクタに結合され、エ
ミッタが、上記出力端子に結合される、エミッタフォロ
ワを形成する第２のバイポーラトランジスタを含み、上
記第２電圧レベル出力手段は、コレクタが、上記出力端
子に結合され、ベースが、第１の容量の第１電極に結合
される第３のバイポーラトランジスタ及び第２電極が、
上記第１のバイポーラトランジスタのエミッタに結合さ
れる上記第１の容量を含むことを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 ３、さらに上記第３のバイポーラトランジスタのベース
に第３電圧レベルの第３の信号を供給するための供給手
段を含むことを特徴とする特許請求の範囲第２項記載の
半導体集積回路。 ４、上記供給手段は、エミッタが、上記第３のバイポー
ラトランジスタに結合され、ベースに第４の信号が供給
される第４のバイポーラトランジスタを含むことを特徴
とする特許請求の範囲第３項記載の半導体集積回路。 ５、上記第２及び第４のバイポーラトランジスタのコレ
クタは、半導体チップ上に、共通に形成されることを特
徴とする特許請求の範囲第４項記載の半導体集積回路。 ６、上記供給手段は、上記出力端子と上記第３のバイポ
ーラトランジスタのベースとの間に結合された抵抗手段
を含むことを特徴とする特許請求の範囲第３項記載の半
導体集積回路。 ７、さらに上記出力端子の電圧レベルを所定の電圧レベ
ル以上に保つための、上記出力端子に結合された保持手
段を含むことを特徴とする特許請求の範囲第４項記載の
半導体集積回路。 ８、上記保持手段は、エミッタが、上記出力端子に結合
され、ベースに第５の信号が供給される第５のバイポー
ラトランジスタを含むことを特徴とする特許請求の範囲
第７項記載の半導体集積回路。 ９、上記第２、第４及び第５のバイポーラトランジスタ
のコレクタは、半導体チップ上に、共通に形成されるこ
とを特徴とする特許請求の範囲第８項記載の半導体集積
回路。 １０、さらに上記第２電圧レベル出力手段の出力動作を
促進するための、上記第１の容量の第１電極に第１電極
が結合され、第２電極に上記出力端子が結合される第２
の容量を含む促進手段を含むことを特徴とする特許請求
の範囲第２項記載の半導体集積回路。 １１、さらに上記第３のバイポーラトランジスタのベー
スに第３電圧レベルの第３の信号を供給するための供給
手段を含むことを特徴とする特許請求の範囲第１０項記
載の半導体集積回路。 １２、上記供給手段は、エミッタが、上記第３のバイポ
ーラトランジスタに結合され、ベースに第４の信号が供
給される第４のバイポーラトランジスタを含むことを特
徴とする特許請求の範囲第１１項記載の半導体集積回路
。 １３、さらに上記出力端子の電圧レベルを所定の電圧レ
ベル以上に保つための、上記出力端子に結合された保持
手段を含むことを特徴とする特許請求の範囲第１２項記
載の半導体集積回路。 １４、上記保持手段は、エミッタが、上記出力端子に結
合され、ベースに第５の信号が供給される第５のバイポ
ーラトランジスタを含むことを特徴とする特許請求の範
囲第１３項記載の半導体集積回路。 １５、入力信号に反応して、互いに相補的な第１、第２
出力信号をそれぞれ、第１の出力端子と第２の出力端子
へ供給するための論理手段、上記第１の出力端子に結合
され、上記第１の出力端子の電圧レベルを引きぬくため
の第１の引きぬき手段、上記第２の出力端子に結合され
、上記第２の出力端子の電圧レベルを引きぬくための第
２の引きぬき手段、上記第２の出力端子と上記第１の引
きぬき手段の間に結合され、上記第２の出力端子に供給
される上記第２出力信号が、第１電圧レベルから第２電
圧レベルに変化する時に、上記第１の引きぬき手段の引
きぬき動作をさせるための第１の信号を形成する第１の
駆動手段、上記第１の出力端子と上記第２の引きぬき手
段の間に結合され、上記第１の出力端子に供給される上
記第１出力信号が、第１電圧レベルから第２電圧レベル
に変化する時に、上記第１の引きぬき手段の引きぬき動
作をさせるための第２の信号を形成する第２の駆動手段
、上記第１の出力端子と上記第１の引きぬき手段との間
に結合され、上記第１の出力端子に供給される上記第１
の出力信号を上記第１の引きぬき手段に帰還させるため
の第１の帰還手段及び上記第２の出力端子と上記第２の
引きぬき手段との間に結合され、上記第２の出力端子の
供給される第２の出力信号を上記第２の出力端子に供給
帰還させるための第２の帰還手段を含むことを特徴とす
る半導体集積回路。 １６、上記論理手段は、ＥＣＬ論理回路であり、上記第
１の引きぬき手段は、コレクタが上記第１の出力端子に
結合され、ベースが上記第１の帰還手段と第１の駆動手
段に結合される第１のバイポーラトランジスタを含み、
上記第２の引きぬき手段は、コレクタが上記第２の出力
端子に結合され、ベースが上記第２の帰還手段と第２の
駆動手段に結合される第２のバイポーラトランジスタを
含み、上記第１の駆動回路は、第１の電極が上記第１の
バイポーラトランジスタのベースに結合され、第２の電
極が、上記第２の出力端子に結合される第１の容量を含
みそして上記第２の駆動回路は、第１の電極が上記第２
のバイポーラトランジスタのベースに結合され、第２の
電極が上記第１の出力端子に結合される第２の容量を含
むことを特徴とする特許請求の範囲第１５項記載の半導
体集積回路。 １７、上記第１の帰還手段は、上記第１の出力端子と第
１のバイポーラトランジスタのベースとの間に結合され
る第１の抵抗手段を含み、上記第２の帰還手段は、上記
第２の出力端子と第２のバイポーラトランジスタのベー
スとの間に結合される第２の抵抗手段を含むことを特徴
とする特許請求の範囲第１６項記載の半導体集積回路。 １８、上記第１の帰還手段は、ベースが上記第１の出力
端子、エミッタが上記第１のバイポーラトランジスタの
ベースに結合される第３のバイポーラトランジスタを含
み、上記第２の帰還手段は、ベースが上記第２の出力端
子、エミッタが上記第２のバイポーラトランジスタのベ
ースに結合される第４のバイポーラトランジスタを含む
ことを特徴とする特許請求の範囲第１６項記載の半導体
集積回路。 １９、複数の第１のバンプ電極を有する半導体チップ上
に形成される複数の単位回路より構成される半導体集積
回路において、複数の上記単位回路の少なくとも１つの
単位回路は、入力端子に供給される入力信号に応じて、
互いに相補的な第１の信号及び第２の信号を形成するた
めの入力手段、上記第１の信号の電圧レベルに応じて第
１電圧レベルの出力信号を出力端子へ供給するための第
１電圧レベル出力手段及び上記入力信号の電圧レベルの
変化に応じて変化する上記入力手段によって形成された
上記第２の信号に応じて、一時的に第２電圧レベルの出
力信号を一時的に上記出力端子へ供給するための第２電
圧レベル出力手段を含み、上記複数の第１のバンプ電極
の中の少なくとも１つのバンプ電極は、上記単位回路の
電源電圧端子に結合されていることを特徴とする半導体
集積回路。 ２０、複数の上記単位回路の中で少なくとも１個の単位
回路は、第１の容量として形成されることを特徴とする
特許請求の範囲第１９項記載の半導体集積回路。 ２１、複数の上記単位回路のそれぞれの間には、第２の
容量が形成されることを特徴とする特許請求の範囲第２
０項記載の半導体集積回路。 ２２、上記半導体チップは、その内部に第３の容量が形
成され、複数の第２のバンプ電極を有しているチップ塔
載用キャリアに取り付けられることを特徴とする特許請
求の範囲第２１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199400A JPH0364123A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199400A JPH0364123A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364123A true JPH0364123A (ja) | 1991-03-19 |
Family
ID=16407159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199400A Pending JPH0364123A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495099A (en) * | 1993-03-02 | 1996-02-27 | Nec Corporation | High speed super push-pull logic (SPL) circuit using bipolar technology |
| US5540180A (en) * | 1993-04-28 | 1996-07-30 | Fuji Kiko Co., Ltd. | Gear position indicating arrangement in automatic transmission shift control device |
-
1989
- 1989-08-02 JP JP1199400A patent/JPH0364123A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495099A (en) * | 1993-03-02 | 1996-02-27 | Nec Corporation | High speed super push-pull logic (SPL) circuit using bipolar technology |
| US5540180A (en) * | 1993-04-28 | 1996-07-30 | Fuji Kiko Co., Ltd. | Gear position indicating arrangement in automatic transmission shift control device |
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