JPH0363848A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサとスワップ方式のキャッシュメモリとキャッ
シュ制御回路とを備えるＣＰＵと、メインメモリとから
なるデータ処理システムにおいてのキャッシュ制御方式
に関し、 ＣＰＵとメインメモリとの間のメモリバスのバス効率を
高められるようにすることをａ的とし、キャッシュ制御
回路は、プロセッサがキャッシュメモリにデータを書き
込んでいるときに、この書込処理がキャッシュメモリの
同一のメモリブロック・りに対して行われているのか否
かを判断する書込ブロック判断手段と、書込ブロック判
断手段によりブロセー’）すによる書込処理が次のメモ
リブロックに移行されたことが判断されるときに、書込
処理の終了したメモリブロックのメモリデータをブロッ
ク転送に従ってメインメモリに転送するブロック転送手
段とを備えるよう構成する。

〔産業上の利用分野〕

本発明は、キャッシュメモリを持つ中央演算処理装置と
メインメモリとからなり、中央演算処理装置のプロセッ
サにより書き換えられるキャッシュメモリのメモリデー
タが直ちにメインメモリに反映される必要のあるデータ
処理システムにおいてのキャンシュ制御方式に関し、特
に、中央演算処理装置とメインメモリとの間のメモリバ
スのバス効率を高めることができるキャッシュ制御方式
％式％ 〔従来の技術〕 例えばグラフィックメモリ（ビットマツプメモリやフレ
ームメモリ等）では、プロセッサにより処理された処理
データが直ちに格納されていかないと、処理結果とデイ
スプレィ画面に表示される表示内容とが一致しないとい
うようなことが起こる。また、計測システム等にあって
も、プロセッサにより処理された処理データが、直ちに
メインメモリに格納されなければならないことが起こる
ことがある。

このため、中央演算処理装置（ｃｐｕ）がキャッシュメ
モリを備えるという構成を採るデータ処理システムに従
ってグラフィックメモリ等を制御していくような場合、
従来では、ＮＯＮ　　ＣＡＣＨＥの指定を行って、キャ
ッシュメモリを使用しないでＣＰＵのプロセッサが直接
メインメモリ上のグラフィックメモリに処理結果のデー
タを書き込んでいくという方法を採るか、あるいは、Ｗ
ＲＩＴＥ　　ＴＨＲＯＵＧＨ方式（ライトスルー、スト
アスル一方式と同様）のキャッシュメモリを使用し、キ
ャッシュメモリにデータを書き込むと同時に、グラフィ
ックメモリに処理結果のデータを書き込んでいくという
方法を採っていた。

〔発明が解決しようとするｙＡ題〕

しかしながら、従来技術のように、ＣＰＵのプロセッサ
が直接グラフィックメモリに処理データを書き込むとい
う構成を採ると、ＣＰＵのプロセッサは命令単位のワー
ドずつでしか書き込めないことから、ＣＰＵとグラフィ
ックメモリとの間のメモリバスが頻繁に使用されること
になることでバス効率が悪くなってしまい、データ処理
システムの能力が十分発揮できないという問題点がでて
くることになる。

本発明はかかる事情に鑑みてなされたものであって、キ
ャッシュメモリを持つＣＰＵとメインメモリとからなり
、ＣＰＵのプロセッサにより書き換えられるキャッシュ
メモリのメモリデータが直ちにメインメモリに反映され
る必要のあるデータ処理システムにおいて、ＣＰＵとメ
インメモリとの間のメモリバスのバス効率を高められる
ようにできる新たなキャッシュ制御方式を提供すること
を目的とするものである。

（！ｉｆｆを解決するための手段〕 第１図は本発明の原理構成図である。

図中、１は中央演算処理装置、２はメインメモリ、３は
中央演算処理装置ｌとメインメモリ２との間を接続する
メモリバス、１０は中央演算処理装置１が備えるプロセ
ッサ、１１は中央演算処理装置１が備えるキヤ・／シュ
メモリ、１２は例えば３２バイトからなるメモリブロッ
クであって、キャッシュメモリ１１のメモリ単位をなす
もの、１３は中央演算処理装置ｔｌが備えるキャッシュ
制御回路であって、キャンシュメモリ１１の制御を実行
するもの、１４はキャッシュ制御回路１３が備える書込
ブロック判断手段であって、プロセッサ１０がキャッシ
ュメモリ１１にデータを書き込んでいるときに、その書
込処理がキャッシュメモリ１１の同一のメモリブロック
１２に対して行われているのか否かを判断するもの、１
５はキャッシュ制御回路１３が備えるブロック転送手段
であって、書込ブロック判断手段１４によりプロセッサ
１０による書込処理が次のブロックに移行されたことが
判断されるときに、書込処理の終了したメモリブロック
１２のメモリデータをブロック転送に従ってメインメモ
リ２に転送するものである。

〔作用〕

本発明では、プロセッサ１０がスワップ方式のキャッシ
ュメモリ１１に処理データを書き込んでいくときにあっ
て、書込ブロック判断手段１４は、例えばキャッシュメ
モリ１１に対して送出される書込アドレスの上位アドレ
スを受は取って、その上位アドレスが表示するメモリブ
ロック１２の識別番号に従ってプロセッサ１０がどのメ
モリブロック１２に対して処理データを書き込んでいる
のかを検出することで、新たなメモリブロック１２への
書込処理が開始されたのか否かを判断する。

この書込ブロック判断手段１４による判断で、新たなメ
モリブロック１２への書込処理が開始されたと判断され
るときには、ブロック転送手段１５は、処理データの書
き込まれたばかりのメモリブロック１２のメモリデータ
をブロック転送に従ってメインメモリ２に転送する。

このように、本発明によれば、キャッシュメモリ１１に
書き込まれたばかりの処理データをブロック転送により
メモリブロック１２の単位に従って直ちにメインメモリ
２にデータ転送できるようになる。従って、キャッシュ
メモリ１１のメモリデータとメインメモリ２のメモリデ
ータとの間の不一致を防ぎつつ、メモリバス３の占有の
問題点を解消できるようになるのである。

〔実施例〕

以下、実施例に従って本発明の詳細な説明する。

第２図に、本発明が適用されるデータ処理システムのシ
ステム構成を示す０図中、第１図で説明したものと同じ
ものについては同一の記号で示しである。２ａはメイン
メモリ上に展開されるグラフィックメモリ、４はグラフ
ィックメモリ２ａの内容を表示するデイスプレィ装置、
５はデイスプレィ装置４の表示制御を実行する表示ＩＩ
Ｊ御装置である。このデータ処理システムでは、例えば
デイスプレィ画面のスクロール処理等で見られるように
、デイスプレィ装置４がプロセッサ１０の処理データを
直ちに表示していく必要があることから、プロセッサ１
０の処理データを直ちにグラフィ・ンクメモリ２ａに転
送していく必要があるのである。

第３図に、このデータ転送を実現するために本発明のキ
ャッシュ制御回路１３が備える回路機能の実施例構成を
図示する。図中、１３１は第１のレジスタであって、プ
ロセッサ１０がスワップ方式のキャンシュメモリ１１に
対して送出する書込アドレスの内の上位のアドレスデー
タ（以下、書込上位アドレスデータと称する）を受は取
って保持するもの、１３２は第２のレジスタであって、
プロセッサ１０により実行されるキャンシュメモリ１１
に対しての命令単位のワード分の処理データの書込処理
の終了時点で、第１のレジスタ１３１が保持している書
込上位アドレスデータを受は取って保持するもの、１３
３はコンパレータであって、第１のレジスタ１３１に新
たな書込上位アドレスデータが格納される時点、すなわ
ち、第２のレジスタ１３２に第１のレジスタ１３１の書
込上位アドレスデータが転送される時点において、第１
のレジスタ１３１が保持する書込上位アドレスデータと
第２のレジスタ１３２が保持する書込上位アドレスデー
タとが一致するのか否かを判断するもの、１５は第１図
でも説明したブロック転送手段であって、コンパレータ
１３３が両者の書込上位アドレスデータの不一致を検出
するときに起動されて、処理データの書き込まれたばか
りのキャッシュメモリ１１のメモリブロック１２のメモ
リデータをブロック転送に従ってグラフインクメモリ２
ａに転送するものである。

次に、このように構成される本発明の動作処理について
説明する。

プロセッサトＯは、キャッシュメモリ１１に対して書込
アドレスを指定して、その書込アドレスが指定するアド
レス位置に処理結果の処理データを格納する。第１のレ
ジスタ１３１は、プロセッサ１０からこのときの書込ア
ドレスの内の例えば上位３ビツトで構成される書込上位
アドレスデータを受は取り保持することで、書込処理が
実行されているキャッシュメモリ１１のメモリブロック
ｌ２を特定する。そして、第２のレジスタ１３２は、こ
のようにして第１のレジスタ１３１に新たな書込上位ア
ドレスデータが順次格納されていくときにあって、第１
のレジスタ１３１がその時点の前の時点に保持していた
書込上位アドレスデータを受は取り保持していくよう処
理する。

このように処理していくことで、プロセッサ１０が同一
のメモリブロック１２に対して処理データを書き込んで
いるときには、第１のレジスタ１３１は、第２のレジス
タ１３２が保持する書込上位アドレスデータと同じ書込
上位アドレスデータを保持するよう動作していくことに
なるとともに、プロセッサ１０が次のメモリブロック１
２に対して処理データの書き込みを開始した時点では、
第１のレジスタ１３１は、第２のレジスタ１３２が保持
する書込上位アドレスデータとは異なる次順位のメモリ
ブロック１２の書込上位アドレスデータを保持するよう
動作していくことになる。

この動作を受けて、コンパレータ１３３は、第１のレジ
スタ１３１の書込上位アドレスデータと第２のレジスタ
１３２の書込上位アドレスデータとが一致するときには
、プロセッサ１０が同一のメモリブロック１２に対して
処理データを書き込んでいることを受けて、ブロック転
送手段１５を起動しないよう処理する。この処理により
、キャッシュメモリ１２のみがデータ更新されていくこ
とになる。これとは逆に、両者の書込上位アドレスデー
タが一致しないときには、プロセッサ１０が次のメモリ
ブロック１２に対して処理データを書き込んでいること
を受けて、ブロック転送手段１５を起動することで処理
データの書き込まれたばかりのメモリブロック１２のメ
モリデータをグラフィックメモリ２ａにブロック転送に
より転送するよう処理する。

このようにして、本発明では、第４図に図示するように
、順次処理されたばかりの処理データがグラフィックメ
モリ２ａに対して転送されていくことになるので、プロ
セッサ１０の処理結果とデイスプレィ装置４の表示結果
とが合わないというようなことが起こらないとともに、
ブロック転送に従って効率的に処理データが転送されて
いくことになるので、メモリバス３を占有することもな
くなるのである。

なお、プロセッサ１０は、この処理にあって書込処理対
象のメモリブロック１２がキャッシュメモリ１１にない
ときには、従来のスワップ方式であるキャッシュ制御方
式と同様に、グラフィックメモリ２ａから対応するメモ
リブロック１２を読み出してきて書込処理を実行するこ
とになる。

以上図示実施例について説明したが、本発明はこれに限
定されるものではない０例えば、その用途がグラフィッ
クメモリに限られるものではないのである。

〔発明の効果〕

このように、本発明によれば、スワップ方式のキャッシ
ュメモリを持つＣＰＵとメインメモリとからなり、′Ｃ
ＰＵのプロセッサにより書き換えられるキャッシュメモ
リのメモリデータが直ちにメインメモリに反映される必
要のあるデータ処理システムにあって、キャッシュメモ
リとメインメモリとの間の不一致を防ぎつつ、ＣＰＵと
メインメモリとの間のメモリバスのバス効率を高めるこ
とができるようになるのである。

【図面の簡単な説明】

第１図は本発明の原理ｔｉ戒図、 第２図は本発明が通用されるデータ処理システムのシス
テム構成図、 第３図は本発明を実現するためにキャッシュ制御回路が
備える回路機能の実施例、 第４図は本発明の動作処理を説明する説明図である。 図中、１は中央演算処理装置、２はメインメモリ、２ａ
はグラフィックメモリ、３はメモリバス、４はデイスプ
レィ装置、５は表示制御装置、１０はプロセッサ、１１
はキャッシュメモリ、１２はメモリブロック、１３はキ
ャッシュ制御回路、１４は書込ブロック判断手段、１５
はブロック転送手段、１３１は第１のレジスタ、１３２
は第２のレジスタ、 １３３はコンパレータである。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１０）と、スワップ方式のキャッシュメモ
   リ（１１）と、キャッシュ制御回路（１３）とを備える
   中央演算処理装置（１）と、メインメモリ（２）とから
   なるデータ処理システムにおいて、 上記キャッシュ制御回路（１３）は、上記プロセッサ（
   １０）が上記キャッシュメモリ（１１）にデータを書き
   込んでいるときに、該書込処理が上記キャッシュメモリ
   （１１）の同一のメモリブロックに対して行われている
   のか否かを判断する書込ブロック判断手段（１４）と、 該書込ブロック判断手段（１４）により上記プロセッサ
   （１０）による書込処理が次のメモリブロックに移行さ
   れたことが判断されるときに、書込処理の終了したメモ
   リブロックのメモリデータをブロック転送に従って上記
   メインメモリ（２）に転送するブロック転送手段（１５
   ）とを備えることを、特徴とするキャッシュ制御方式。