JPH0360171B2 - - Google Patents

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JPH0360171B2
JPH0360171B2 JP59037419A JP3741984A JPH0360171B2 JP H0360171 B2 JPH0360171 B2 JP H0360171B2 JP 59037419 A JP59037419 A JP 59037419A JP 3741984 A JP3741984 A JP 3741984A JP H0360171 B2 JPH0360171 B2 JP H0360171B2
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Furin Fuan Deru Fueen Yohanesu
Aare Sanderu Doma Uiremu
Uiremu Sarisu Furansu
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Description

【発明の詳細な説明】 本発明は、単結晶半導体本体をその表面に隣接
する領域において第１半導体材料から構成し該表
面上に分子ビームの技術により第２半導体材料の
単結晶層を形成するにあたつて、該表面を殆ど第
２半導体材料の原子または分子だけか若しくは原
子と分子から成る粒子ビーム内に配置することに
よつて該第２半導体材料を該表面上に堆積させる
半導体装置の製造方法に関するものである。
かかる方法は、異なつた半導体材料間の接合で
ある、例えばレーザーダイオードおよび特定トラ
ンジスタに存在する種類の所謂へテロ接合を有す
る半導体装置の製造に特に適している。
英国特許第1270550号明細書には前記方法の一
種が開示されており、この明細書では第２半導体
材料が元素の周期表の族と族とから選ばれた
元素の化合物でであり、第１半導体材料が、例え
ばケイ素、ゲルマニウム、リン化ガリウムまたは
ヒ化ガリウムである。両半導体材料は、これらが
単結晶形態において少なくともほぼ等しい格子足
数を有するように選定される。第２半導体材料を
半導体本体の表面上に堆積中、後者は単結晶層が
形成されるような温度に維持される。
この既知方法の欠点は、第２半導体材料の単結
晶層が多数の第１半導体材料の原子を含んで形成
されることである。更に、単結晶層の堆積中にお
ける両半導体材料の原子交換の結果として、２種
の半導体材料間で段階接合を形成することができ
ないことである。
本発明の目的は、形成される単結晶に含まれる
第１材料の原子数が比較的少数となると同時に、
２種の半導体材料間で比較的急激な段階接合を有
する半導体装置を製造することのできる方法を特
に提供することにある。
従つて、本発明では最初に述べた方法は、第２
半導体材料の堆積中に半導体本体を非単結晶が形
成されるような温度に維持し、次いでこの非単結
晶層を加熱処理によつて単結晶形態に転化させる
ことを特徴とする。
本発明は、２工程で行なう操作によつて単結晶
層を形成することにより所望の半導体装置を得る
ことができるという事実確認に基づくものであ
る。
第１工程の間は、半導体本体の温度を非単結晶
層が形成されるような温度に調節する。この温度
は、第２半導体材料の堆積中に２種の半導体材料
間の原子交換が殆ど起こらないような低い温度と
することができる。このようにして形成された非
単結晶層は第１半導体材料の原子を比較的少数し
か含んでおらず、また２種の材料間に比較的急激
な段階接合が得られる。第２工程の間は、かかる
非単結晶層を加熱処理によつて単結晶形態に転化
させる。この加熱処理においては、半導体本体を
第１半導体材料の原子が第２半導体材料に（およ
びその逆に）殆ど拡散することのないような時間
と低い温度だけで加熱することが必要である。こ
のようにして、所望半導体装置が得られる。
本発明の方法の好適例は、第１半導体材料が周
期表の族と族から選ばれた元素の化合物であ
り、第２半導体材料が周期表のから選ばれた元
素であることを特徴とする。
この場合、上述の既知方法と比較して著しく急
激な段階接合を形成することができ、且つ著しく
清浄な単結晶層が得られる。また元素の周期表の
族と族から選ばれた元素を、族から選ばれ
た元素の半導体本体にドーパントとして使用し、
かかる本体中に高濃度となるまで溶解させること
ができる。上述の既知方法の場合には極めて強度
にドーピングされた単結晶層が形成されるが、決
つして段階接合が形成されることはない。これと
は対照的に、本発明の方法の場合には著しく清浄
な層と、極めて急激な段階接合とを得ることがで
きる。このことは、第１半導体材料がリン化ガリ
ウムであり且つ第２半導体材料がケイ素の場合で
あるか、または第１半導体材料がヒ化ガリウムで
あり且つ第２半導体材料がゲルマニウムである場
合に特にそうである。
本発明の方法の極めて実際的な例においては、
第２半導体材料の堆積中に半導体本体を100℃以
下の温度に維持し、得られた非単結晶層を450〜
650℃の温度で加熱することにより単結晶層に転
化させることを特徴とする。
次に本発明を図面を参照して実施例および比較
例に基づき説明する。
第１〜３図は、本発明の方法による半導体装置
１の数段階製造方法を示す。これらの図におい
て、単結晶半導体本体２はその表面３に隣接する
領域が第１半導体材料から成つており、この表面
３上に第２半導体材料の単結晶層を５を形成す
る。この例では第１半導体材料は表面帯域４を構
成するが、これは本発明に必ずしも必要でなく、
半導体本体をすべて同じ材料から構成することも
できる。
この表面帯域４と単結晶層５との間に、例えば
レーザーダイオードおよび特定トランジスタに存
在するような所謂ヘテロ接合６を形成する。
単結晶層５を、第４図に図示する装置１０で実
施することのできる分子ビームの技術により形成
する。この装置は２個の真空室１１および１２を
備えており、これらの真空室内にホルダ１３を設
置し、このホルダ上に半導体本体２を固定するこ
とができる。サブストレートホールダ１３をエア
ーロツク１５を経由して置き換えることができ
る。尚、このエアーロツク１５は、真空室１１お
よび１２の真空度を殆ど変えることなくそのまま
の状態で一方の真空室１１，１２からもう一方の
真空室１２，１１に対し弁１４により密閉するこ
とができる。
サブストレートホールダ１３上に取り付けられ
た状態で半導体本体２を有する該サブストレート
ホールダ１３をドア１６を介して真空室１１に導
入した後、この中をポンプ１７により減圧する。
次いで少量のアルゴンを供給容器１９からコツク
１８を介して導入し、半導体本体２を、電圧源２
１を用いて従来法でサブストレートホルダ１３と
電極２０との間で適当な電圧を印加することによ
り清浄となるまでスパツタリングする。次いで洗
浄となつた半導体本体２を、給源２３から給源さ
れる加熱エレメント２２によりしばらくの間加熱
する。この加熱処理により、半導体本体２の表面
３の損傷が補修されて単結晶４が暴露される。
このスパツタリング処理の後、半導体本体２を
有するサブストレートホルダ１３をエアーロツク
１５を経由して真空室１２に移し、ここで半導体
本体２の表面３上に第２半導体材料を堆積させ
る。このためこの表面３を、第２半導体材料の原
子または分子だけかあるいは原子と分子とからほ
ぼ成る粒子ビーム３０内に配置する。この粒子ビ
ーム３０は、真空室１２内の容器３２に設置され
たある一定分量の第２半導体材料３３を蒸発させ
ることにより生ずる。尚、このためにはかかる真
空室１２をポンプ１３により10-8Torr以下の圧
力とし、材料３３を電子ビーム３４により加熱す
る。この電子ビームは供給源３６から供給される
電子給源３５により従来法により発生させる。こ
のようにして原子ビームまたは分子ビームは形成
される。他に粒子ビームを発生させるために、ク
ヌドセンセル（Knudsen cell）を使用すること
ができる。これについては詳述しないが、これは
この種の技術の通常的なものである。
サブストレートホルダ１３を加熱エレメント３
７および関連する供給ユニツト３８を用いること
により所望温度に維持することができる。第２半
導体材料を半導体本体２の表面３上に堆積中、後
者は非単結晶層７が得られるような温度に維持し
（第２図）、粒子ビーム３０のスイツチを切つた後
にかかる非単結晶層を加熱エレメント３７により
加熱処理することによつて単結晶形態に転化させ
る。このようにして形成された単結晶層５は第１
半導体材料の原子を比較的少数しか含んでおら
ず、層４と層５との間のヘテロ接合は比較的急激
である。層７の堆積中、半導体本体２の温度を低
くして、２種の半導体材料の原子の交換が表面３
付近で殆ど起こらないようにすることができる。
これにより、非単結晶層７には第１半導体材料の
原子が殆ど存在しない。次の加熱処理中にも、温
度を低いままにして層４から層５への原子の拡散
が殆ど起こらないようにすることができる。これ
により単結晶層５も第１半導体材料の原子を含ま
ず、またヘテロ接合が急速となる。
サブストレートの表面３上に層５，７を成長さ
せる処理中に、成長中の層の表面構造をLEED
（低エネルギー電子線回析）線（exposure）によ
り監視することができる。このための装置は電子
銃４０と、けい光面４２を有するカメラ４１とか
ら成り、かかるカメラにより写真を取ることがで
きる。
元素の周期表の族と族から選ばれた元素は
周期表の族から選ばれた元素から製造された半
導体本体に高濃度に溶解し得るが、上述の方法で
は、第１半導体材料が元素の周期表の族と族
から選ばれた元素の化合物であり且つ第２半導体
材料が元素の周期表の族から選ばれた元素であ
つても極めて良好な結果が得られる。この場合、
族から選ばれた元素で造つた層５はおよび
族の原子を極めて少数しか含まず、この扱いにく
い場合でもヘテロ接合６は急激となる。
単結晶層５が形成された後、再度粒子ビーム３
０のスイツチを入れることによりこの層を更に厚
くすることができる。この場合、半導体本体２の
温度を非単結晶層（次いでこれを加熱処理により
単結晶形態に転化させる）が得られるように再度
調節することができるが、他方、この温度を単結
晶層が直接得られるように調節することもでき
る。更に、単結晶層５の上に別の半導体材料の単
結晶層を前記分子ビームの技術により形成するこ
とができる。この場合に、この別の材料を例えば
再度第１半導体材料とすることができる。最後に
述べた方法を用いる場合、連続層が十分に薄い場
合には超格子構造を形成することができる。
比較例 この比較例においては、（100）に配向されたリ
ン化ガリウムのウエハを半導体本体として使用し
た。ことウエハをアルゴンでスパツタリングして
清浄とし、次いでこれを約550℃の温度で約１時
間アニーリングした。第５図に、この表面によつ
て形成された（４×２）LEEDパターンを示す。
これにより表面付近の層は単結晶であることが分
つた。
次いで、リン化ガリウムの薄片を550℃の温度
に維持して、ケイ素を約10-8Paの圧力下におい
て0.1nｍ／secの速度で成長させた。第６図に、
約0.8nｍのケイ素が成長した後の（２×１）
LEEDパターンを示す。このパターンはその後の
成長過程中においても変化せずそのままであつ
た。成長過程中に取つたこれらのLEED像から、
単結晶ケイ素層が形成されていることは明らかで
ある。
ケイ素の層が約500nｍの厚さに成長した後、
成長処理を終了した。
次いで、このようにして成長した層の組成をオ
ージエ分光分析法により測定した。断面２×3μ
ｍおよびエネルギー3KVを有する電子ビームを
用いて、成長した層をスパツタリングにより除去
した。この除去中にオージエスペクトルを測定
し、しかる後にケイ素、ガリウムおよびリンの相
対的濃度をこれらスペクトルのピークの高さを比
較することにより求めた。第７図に、これら相対
的濃度をスパツタリング時間の関数として示す。
この場合、スパツタリングにより約20nｍ／min
の速度で除去した。時間軸上の瞬時“０”におい
て、既に大部分の層が除去された。このグラフか
ら、ケイ素とリン化ガリウムとの間の接合部が約
20nｍの幅を有することは明らかである。
実施例 この実施例においては、比較例と同様にして清
浄にしたリン化ガリウムの薄片を使用した。
ケイ素をこの薄片上に約10-8Paの圧力におい
て0.1nｍ／secの速度で成長させた。成長過程中、
リン化ガリウムの薄片を室温に維持した。この成
長過程中に取つたLEED像から、非単結晶層が形
成されていることは明らかであつた。この場合の
成長過程中に取つたLEED像は全く構造を示さな
かつた。
ケイ素が約100nｍの厚さに成長した後に成長
処理を終了し、次いで薄片を約550℃の温度まで
加熱した。約２時間経過後、LEED像は第６図に
示す構造を示した。即ち、加熱処理後に層は単結
晶であつた。
比較例と同様に、この場合にも成長した層の組
成をオージエ分光分析法により測定した。第８図
に、この相に関する相対的組成を示す。第８図よ
り、本発明の方法を用いるとケイ素とリン化ガリ
ウムとの間の接合部の幅が比較例の場合よりも著
しく小さくなることが明らかである。この場合、
この幅は約5nｍであつた。
第７図および８図によつて示唆されるケイ素の
層中のガリウムおよびリンの濃度並びにリン化ガ
リウム中のケイ素の濃度は、ノイズとして解釈さ
れるべきものである。この方法では低濃度は測定
することができないからである。
本発明の方法はケイ素層をリン化ガリウムのサ
ブストレート上に成長させるのに適しているばか
りでなく、元素を当該元素に容易に溶解し得る物
質から成るサブストレート上に成長させるのにも
一般的に適していることが認められる。例えば、
本方法は単結晶のヒ化ガリウムサブストレート上
に単結晶のゲルマニウム層を成長させるのに特に
適している。
【図面の簡単な説明】
第１〜３図は、本発明の方法による半導体装置
の数段階製造方法の１具体例を示す説明図、第４
図は、本発明の方法を実施する装置の１具体例構
造の断面図、第５および６図は、夫々ケイ素の成
長前および成長中におけるサブストレート本体の
LEED像を表わす図、第７図は、従来技術の方法
により成長させた層におけるケイ素、ガリウムお
よびリンの相対濃度と時間との関係を示す曲線
図、第８図は、本発明の方法により成長させた層
におけるケイ素、ガリウムおよびリンの相対濃度
と時間との関係を示す曲線図である。 １……半導体装置、２……単結晶半導体本体、
３……単結晶半導体本体の表面、４……第１半導
体材料から成る表面帯域、５……第２半導体材料
の単結晶層、６……ヘテロ接合、７……非単結晶
層、１０……装置、１１，１２……真空室、１３
……サブストレートホルダ、１４……弁、１５…
…エア・ロツク、１６……ドア、１７……ポン
プ、１８……コツク、１９……供給容器、２０…
…電極、２１……電圧源、２２……加熱エレメン
ト、２３……給源、３０……粒子ビーム、３１…
…ポンプ、３２……容器、３３……第２半導体材
料、３４……電子ビーム、３５……電子給源、３
６……供給源、３７……加熱エレメント、３８…
…供給ユニツト、４０……電子銃、４２……けい
光面。

Claims (1)

  1. 【特許請求の範囲】 １ 単結晶半導体本体はその表面に隣接する領域
    を第１半導体材料から構成し、該表面上に分子ビ
    ームの技術により第２半導体材料の単結晶層を形
    成するにあたり、該表面を殆ど第２半導体材料の
    原子または分子だけか若しくは原子と分子から成
    る粒子ビーム内に配置することによつて第２半導
    体材料を前記表面上に堆積させる半導体装置の製
    造方法において、第２半導体材料の堆積中、半導
    体本体を非単結晶層が得られるような温度に維持
    し、しかる後に該非単結晶層を加熱処理によつて
    単結晶形態に転化させることを特徴とする半導体
    装置の製造方法。 ２ 第１半導体材料が元素の周期表の族と族
    とから選ばれた元素の化合物であり、第２半導体
    材料が元素の周期表の族から選ばれた元素であ
    る特許請求の範囲第１項記載の製造方法。 ３ 第１半導体材料がリン化ガリウムであり、第
    ２半導体材料がケイ素である特許請求の範囲第２
    項記載の製造方法。 ４ 第２半導体材料の堆積中、半導体本体を100
    ℃以下の温度に維持し、得られた非単結晶層を半
    導体本体を450〜650℃の温度で加熱することによ
    り単結晶形態に転化させる特許請求の範囲第３項
    記載の製造方法。
JP59037419A 1983-03-03 1984-03-01 半導体装置の製造方法 Granted JPS59211216A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8300780A NL8300780A (nl) 1983-03-03 1983-03-03 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een moleculaire bundeltechniek.
NL8300780 1983-03-03

Publications (2)

Publication Number Publication Date
JPS59211216A JPS59211216A (ja) 1984-11-30
JPH0360171B2 true JPH0360171B2 (ja) 1991-09-12

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ID=19841495

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US (1) US4554030A (ja)
EP (1) EP0127200B1 (ja)
JP (1) JPS59211216A (ja)
DE (1) DE3464298D1 (ja)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047111A (en) * 1985-03-16 1991-09-10 Director-General Of The Agency Of Industrial Science And Technology Method of forming a metal silicide film
US4757030A (en) * 1985-06-20 1988-07-12 Cornell Research Foundation, Inc. Method of making group IV single crystal layers on group III-V substrates using solid phase epitaxial growth
JPS62119196A (ja) * 1985-11-18 1987-05-30 Univ Nagoya 化合物半導体の成長方法
JPH0834180B2 (ja) * 1986-08-26 1996-03-29 セイコー電子工業株式会社 化合物半導体薄膜の成長方法
US4860066A (en) * 1987-01-08 1989-08-22 International Business Machines Corporation Semiconductor electro-optical conversion
US4786616A (en) * 1987-06-12 1988-11-22 American Telephone And Telegraph Company Method for heteroepitaxial growth using multiple MBE chambers
US5081062A (en) * 1987-08-27 1992-01-14 Prahalad Vasudev Monolithic integration of silicon on insulator and gallium arsenide semiconductor technologies
US5594280A (en) * 1987-10-08 1997-01-14 Anelva Corporation Method of forming a thin film and apparatus of forming a metal thin film utilizing temperature controlling means
JPH01183825A (ja) * 1988-01-19 1989-07-21 Sanyo Electric Co Ltd 単結晶シリコン膜の形成方法
US4952527A (en) * 1988-02-19 1990-08-28 Massachusetts Institute Of Technology Method of making buffer layers for III-V devices using solid phase epitaxy
JP2691721B2 (ja) * 1988-03-04 1997-12-17 富士通株式会社 半導体薄膜の製造方法
US4987095A (en) * 1988-06-15 1991-01-22 International Business Machines Corp. Method of making unpinned oxide-compound semiconductor structures
US5086321A (en) * 1988-06-15 1992-02-04 International Business Machines Corporation Unpinned oxide-compound semiconductor structures and method of forming same
US6387781B1 (en) 1990-05-18 2002-05-14 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of forming three-dimensional semiconductors structures
US5262361A (en) * 1992-01-07 1993-11-16 Texas Instruments Incorporated Via filling by single crystal aluminum
US5501174A (en) * 1994-04-07 1996-03-26 Texas Instruments Incorporated Aluminum metallization for sige devices
US8391534B2 (en) 2008-07-23 2013-03-05 Asius Technologies, Llc Inflatable ear device
DE102013112785B3 (de) * 2013-11-19 2015-02-26 Aixatech Gmbh Verfahren zur Herstellung eines Verbundkörpers mit zumindest einer funktionellen Schicht oder zur weiteren Herstellung elektronischer oder opto-elektronischer Bauelemente

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615931A (en) * 1968-12-27 1971-10-26 Bell Telephone Labor Inc Technique for growth of epitaxial compound semiconductor films
US3988172A (en) * 1975-06-16 1976-10-26 Bell Telephone Laboratories, Incorporated Annealing solar cells of InP/CdS
US4039357A (en) * 1976-08-27 1977-08-02 Bell Telephone Laboratories, Incorporated Etching of III-V semiconductor materials with H2 S in the preparation of heterodiodes to facilitate the deposition of cadmium sulfide

Also Published As

Publication number Publication date
JPS59211216A (ja) 1984-11-30
EP0127200B1 (en) 1987-06-16
DE3464298D1 (en) 1987-07-23
NL8300780A (nl) 1984-10-01
US4554030A (en) 1985-11-19
EP0127200A1 (en) 1984-12-05

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