JPH0360116A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 くイ）産業上の利用分野 本発明は、半導体基板の製造方法に関し、特に、低抵抗
基板表面に二段エピタキシャル成長層を有するシリコン
半導体基板の製造方法に関する。また、本発明は、イン
バータ、小型電力変換装置などに使用される所謂１（ｕ
ＢＴ用の半導体基板の製造方法に関し、特に、高速スイ
ッチング特性及び高電力特性を備えるＩＧＢＴ用の半導
体基板の製造方法に関する。

（ロ）従来の技術 従来ノ！にＢＴ　ハ、ハｖ７−　ＮＯＳ　；’ＥＴ　（
１）高速スイッチング特性及びバイポーラトランジスタ
の高電力特性を備え、パワー半導体素子として、例えば
、インバータ及び小型電力変換装置等に使用されており
、例えば、ｐ°型半導体基板（例えば、ボロン濃度３．
７８ｘｌＯ”原子／ｃ１）に、高濃度の　０４型バッフ
ァ層（例えば、リン濃度７．８４ｘ　１０”原子／ｃ１
）をエピタキシャル成長させ、該高濃度の　ｎ゛型バッ
ファ層上に低濃度の　ｎ−型（例えば、リン濃度４．５
Ｘ１０Ｉｆｆ原子／ｃ１）層をエピタキシャル成長させ
て作製されている。

（ハ）発明が解決しようとする問題点 しかし、従来のＩＧＢＴは、上述のように、例えば、ｐ
゛型半導体基板に、ｎ型ドーパントの濃度の相違する二
つの層をエピタキシャル成長法により形成させているの
で、エピタキシャル成長時にｐ゛型半導体基板のドーパ
ントが気化し、この気化したドーパントが気相から表面
のｎ−型エピタキシャル層に混入し、導電型の異なるド
ーパントのために、該ｎ−エピタキシャル層の抵抗率が
変動し、ときには反対導電型に反転し、良好な電気特性
を有する半導体電子装置の製作が困難となり問題とされ
ている。

そこで、同じ〈従来技術では、ｎ　型ドーパントの濃度
の相違する二つの層を二段エピタキシャル成長法により
　ｐ２型型半体基板に形成させる場合、ｐ１型型半体基
板から　ｐ型ドーパントが気化しないように、エピタキ
シャル成長させない側のｐ９型型半体基板面には、通常
バックシールが施されている。

このようなバックシール膜の製法としては、４００℃の
温度及び常圧下で、シランと酸素によるＣＶＤ法により
製造する方法がある（　Ｌ、Ｎ、Ｎ１ｎｅｌｅＣ，Ｗ、
Ｎｅ１ｓｏｎ著「シリコン酸化膜及びリンガラス膜生成
用改良型常圧ＣＶＤ装置Ｊ　（Ｓｏｌ　ｉｄ　Ｓｔａｔ
ｅＴｅｃｈｎｏｌｏｇｙ）　１９８１年１２月発行第６
８頁）、シがし、この方法では、バックシールに必要と
さ、れる厚さ、例えば１０，０００オングストローム（
λ）の厚さにおいて、膜質が多孔質でクラックが入り易
い二酸化ケイ素層が形成され、ｐ型ドーパントの気化を
十分に阻止することができず問題である。

また、二酸化ケイ素層のみでは、一方の主表面の二酸化
ケイ素層を残し、他側の主表面の二酸化ケイ素層をエツ
チングにより取り除いたときに、例えば、５インチ径の
　ｐ型半導体基板について推定値が６０μｍであるよう
な大きな反りを半導体基板に発生して問題である。

〈二）問題点を解決するための手段 本発明は、導電型の異なるドーパントの揮散が阻止でき
るように、高濃度の半導体基板の背面に膜厚が均一なバ
ックシール膜を形成して、不純物濃度の異なる二段エピ
タキシャル成長層を有する半導体基板の製造方法を提供
することを目的としている。

即ち、本発明は、導電型単結晶シリコン基板の第一の主
表面に減圧下でのアルコキシシランの熱分解により０．
３μｍ以上の膜厚を有する二酸化ケイ素膜を形成させ、
この酸化膜が形成された第一の主表面に対して反対側の
第二の主表面上に該シリコン基板と異なる導電型の第一
シリコン析出層を形成させ、この第一シリコン析出層の
上に、該第一シリコン析出層と同じ導電型で第一シリコ
ン析出層よりも不純物濃度の低い第二シリコン析出層を
形成させることを特徴とする半導体基板の製造方法にあ
り、また本発明は、導電型単結晶シリコン基板の第一の
主表面に、熱分解又は熱酸化により０．１μｍ以上の膜
厚を有する二酸化ケイ素膜を形成させ、この酸化膜上に
、クロロシランとアンモニアの熱分解により０．１μｍ
以上の膜厚の四窒化三ケイ素膜を形成させ、この窒化ケ
イ素膜が形成された第一の主表面に対して反対側の第二
の主表面上に該シリコン基板と異なる導電型の第一シリ
コン析出層を形成させ、この第一シリコン析出層の上に
、該第一シリコン析出層と同じ導電型で第一シリコン析
出層よりも不純物濃度の低い第二シリコン析出層を形成
させることを特徴とする半導体基板の製造方法にある。

本発明において、エピタキシャル成長が施されない側の
導電型単結晶シリコン基板の主表面、即ち第一の主表面
には、エピタキシャル成長に先立って、バックシールが
施される。この場合、バックシールは、導電型単結晶シ
リコン基板の一方の主表面又は相対する両生表面に施す
ことができる。

両生表面にバックシールを施す場合には、エピタキシャ
ル成長が施される面のバックシールは、エピタキシャル
成長を行うに先立って取り除がれる。

本発明において、バックシールは、二酸化ケイ素膜であ
り、アルコキシシランを、減圧下で熱分解させて、０．
３μｍ以上、好ましくは１〜１．５μｍの膜厚に形成さ
れる６本発明において、バックシールは、減圧下８００
℃の温度下で、アルコキシシランを熱分解することによ
って形成される。この場合、使用されるアルコキシシラ
ンとしては、テトラエトオキシシランが好ましく、熱分
解温度は、８００±３０℃の温度範囲に保たれるのが、
緻密でクラックの発生しないバックシール膜を得ること
ができるので好ましい。

エピタキシャル成長を行う段階で、片面がバックシール
された形になり、シリコンウェハに反りが生じるが、四
窒化三ケイ素（ＳｉＪ＜）膜をバックシールの酸化膜上
に形成することによって反りを矯正することができる。

この四窒化三ケイ素膜の膜厚は酸化膜の膜厚及びシリコ
ンウェハの反りの程度に応じて適宜決定される。四窒化
三ケイ素膜はバックシールとしての機能をも有するので
、四窒化三ケイ素膜を形成するときは、酸化膜の厚さを
少なく、即ち、例えば、０．１μｍ以上とすることがで
きる。

バックシール形成後、従来法と同様に二段エピタキシャ
ル成長法により、ｎ゛型のバッファ層及びｎ−型のベー
ス層が形成される。

（ホ）作用 本発明は、導電型単結晶シリコン基板の第一の主表面に
、減圧下でのアルコキシシランの熱分解により０．３μ
ｍ以上の膜厚を有する二酸化ケイ素膜を形成させ、次い
で、この酸化膜が形成された第一の主表面に対して反対
側の第二の主表面上に該シリコン基板と異なる導電型の
シリコン析出層を形成させるので、導電型単結晶シリコ
ン基板のドーパントの揮散が回避されて、基板のドーパ
ントの気相拡散により汚染されることなく、基板と異な
る導電型の制御された均一抵抗率のエピタキシャル成長
層を得ることができる。

したがって、本発明によると、例えば、ドーパントの移
行層のないｎ　−／　ｎ　＋　／　ｐ　＋構造のＩにＢ
Ｔ用の半導体基板を製造することができる。

（へ）実施例 本発明の実施態様について、以下実施例を参照して説明
するが、本発明は、以下の例示及び説明によって、何等
限定されるものではない。

例１゜ 横型の半導体熱処理炉に単結晶シリコンより作製された
面方位指数（１００）の面を有し、抵抗率力ｏ、ｏｔ〜
０．０２Ωｃｍのｐ＋型のシリコンウェハ１００枚を、
石英ボードに設けられたピッチ４．７６輸−溝に鉛直方
向に配置する。ｐ０型シリコンウェハを載置した石英ボ
ードは、往復動可能な台車に載置して石英反応管内に配
置された。

石英反応管内は、周囲に設けられている加熱用ヒータに
より、８００℃の温度に加熱すると共に、ロータリーポ
ンプを作動して、石英反応管内の圧力が０．３　Ｔｏｒ
ｒになるように、絞られた反応管の管端より排気した。

一方、広口の他端部がらは、テトラエトオキシシランが
５０　ｍ１７分の流量で、反応管内に供給された。二酸
化ケイ素膜の形成速度は１５０人〆分であり、この熱分
解処理は１００分間続けられ、各シリコンウェハの両面
に１．５μｍの膜厚の二酸化ケイ素膜を形成した。

ついで、これら二酸化ケイ素膜により両面シールされた
ｐ０型シリコンウェハから、片面の二酸化ケイ素膜を研
摩除去して、裏面のみを二酸化ケイ素膜でバックシール
されたｐ°シリコンウェハを形成した０次いで、このｐ
°型シリコンウェハの表面ににエピタキシャル成長が施
された。

エピタキシャル成長は、パンケーキ型反応機により行わ
れた。エピタキシャル成長は、１１５０℃の温度でクロ
ルシランを供給し、３．０μｍ／分の成長速度で行った
。

本例において、シリコンウェハに形成されたｎ″″″バ
ツフフ層抗率は０．０９〜０，１００ｃｍであり、その
厚みは２０μｍであった。またｎ−ベース層の抵抗率は
８０〜１１０Ωｃｍであり、その厚みは１００μｍであ
った。

得られたシリコン半導体基板について、深さ方向の抵抗
値の変化を測定した。その結果を、横軸に深さくμｍ）
が示され、縦軸に抵抗率（Ωｃｍ）が示されている第１
図に示す。

本例において得られたシリコン半導体基板は、第１図に
示されるように、硼素のオートドープが防止されており
、したがって、第２図に示されるように、従来法におけ
るような深さ　１００μｍに至らない領域での１００Ω
ｃｍ　以上の高抵抗率のｐ十反転層の形成がみられず、
ＩにＢＴ用の基板として良好であった。

例２ 例１で両面が膜厚０．２７ｔｍ　の二酸化ケイ素膜でシ
ールされたシリコンウェハ上に四窒化三ケイ素膜が形成
された。

この四窒化三ケイ素膜の形成は、ジクロロシランとアン
モニアよる減圧ＣＶＤにより行われ、その形成反応は、
ジクロロシラン５０　ｍｌ　７分及びアンモニア５００
　ｍ１７分の流量で７７０℃の温度及び０．３　ｔｏｒ
ｒの減圧下で行われた。この反応で形成された四窒化三
ケイ素膜の膜厚は、０．１μｍで二酸化ケイ素膜の厚さ
の略半分の膜厚とされた。

本例においては、片面の四窒化三ケイ素及び二酸化ケイ
素を取り除いた後においてはもとより、エピタキシャル
成長後においても、シリコンウェハに反りが２０μｍ以
下で問題とならなかった。

このように、四窒化三ケイ素膜を二酸（ヒケイ素膜上に
形成することによって反りを矯正することができる。こ
の場合、四窒化三ケイ素膜の形成による二酸化ケイ素膜
形成後のシリコンウェハの反りの矯正は、例えば、Ｅを
Ｓｉのヤング率、νをＳｉのポアソン比、Ｒを曲率半径
、ｔ、をＳｉ基板の厚さ、ｔｌを薄膜の厚さ、Ｄをウェ
ハーの径とすると、シリコンウェハの反り（Ｂ）は、式
二Ｂ−（６σｔａＤ２）　／　（８ｔ−”Ｅ／　（１ｖ
　）　）により求められる。

この式において、 Ｒ＝Ｄ”／（８ＸＢ）であり、 Ｅ　／　（］、　−ｖ　）　＝　２．３ｘ　１０１２　
ダイン／ｃｍ２　（結晶方位（１００）基板の場合） であるから、この式によると、直径４インチの厚み５２
５７１ｍ　の面方位指数（１００）を有するシリコンウ
ェハの片面に５０００人の膜厚の二酸化ケイ素膜のみの
形成によるシリコンウェハの反り（Ｂ）は−２，３ｘ　
１ｏ−”　ｃ　ｍであり、一方、上記シリコンウェハの
片面に１０００人の膜厚の四窒化三ケイ素膜のみを形成
したときの反り（Ｂ）は、上記式により２．３ｘ　１ｏ
−３ｃ　ｍであるから、４インチの面方位指数（１００
）の面を有するシリコンウェハの片面に５０００人の膜
厚の二酸化ケイ素膜が形成されたシリコンウェハの反り
（Ｂ）は、その二酸化ケイ素股上に、１０００人の膜厚
の四窒化三ケイ素膜を形成することによって解消するこ
とができる。

したがって、シリコンウェハに形成された二酸化ケイ素
膜の厚さが求められれば、シリコンウェハの反りを矯正
するために該二酸化ケイ素股上に形成される四窒化三ケ
イ素膜の厚さは、上記式により推定することができる、 第３図に、５インチの面方位指数（１００）、厚み６２
５μｍのシリコンウェハの片側に５０ｎｍ（三角印）及
び１０１００ｎ丸印〉の膜Ｊ）の二酸化ケイ素膜を形成
した場合において、該二酸化ケイ素膜上に形成された四
窒化三ケイ素膜の膜厚とシリコンウェハの反りの関係を
示す図であり、縦軸にシリコンウェハの反り（μｍ）が
とられており、横軸に四窒化三ケイ素膜の膜厚（ｎｍ）
がとられている。

シリコンウェハの反りは加工精度の関係から、２０μｍ
以下であることが望まれているので、本例では、シリコ
ンウェハ上に形成される二酸化ケイ素膜の厚さは５０ｎ
ｍ　よＹ）１００ｎｍのほうが優れていることがわかる
。

（ト）発明の効果 本発明は、導電型単結晶シリコン基板の第一の主表面に
、減圧下でのアルコキシシランの熱分解により０．３μ
ｍ以上の膜厚を有する二酸化ケイ素膜を形成させ、次い
で、この酸化膜が形成された第一の主表面に対して反対
側の第二の主表面上に該シリコン基板と異なる導電型の
シリコン析出層を形成させるので、従来の半導体基板の
製造方法に比して、オートドープのない、高速スイッチ
ング特性及び高電力特性に優れた、例えばＩＧＢＴ用の
半導体基板が得られる。

また、本発明において、二酸化ケイ素膜に加えて四窒化
三ケイ素膜を併用すれば、二酸化ケイ素膜の膜厚を薄く
してもオートドープを防止でき、同時に後の工程まで反
りを低減できるので、より良好な半導体基板が得られる
。

【図面の簡単な説明】

第１図は、シリコン半導体基板について、深さ方向の抵
抗値の変化を示す図である。第２図は、従来法における
バックシールのない場合の深さ方向の抵抗値の変化の概
略を示す、第１図に対する比較図である。また、第３図
は、５インチのシリコンウェハの片側に、５０ｎｍ（三
角印）及び１０１００ｎ丸印）の膜厚の二酸化ケイ素膜
を形成した場合において、該二酸化ケイ素膜上に形成さ
れた四窒化三ケイ素膜の膜厚とシリコンウェハの反り（
μｍ）の関係を示す関係図である。 第１図 ００ １２：ｌ （μｍ） 第２図 第３図 ５゜ ００ （ｎｍ）

Claims (2)

【特許請求の範囲】
1. （１）導電型単結晶シリコン基板の第一の主表面に減圧
   下でのアルコキシシランの熱分解により０．３μｍ以上
   の膜厚を有する二酸化ケイ素膜を形成させ、この酸化膜
   が形成された第一の主表面に対して反対側の第二の主表
   面上に該シリコン基板と異なる導電型の第一シリコン析
   出層を形成させ、この第一シリコン析出層の上に、該第
   一シリコン析出層と同じ導電型で第一シリコン析出層よ
   りも不純物濃度の低い第二シリコン析出層を形成させる
   ことを特徴とする半導体基板の製造方法。
2. （２）導電型単結晶シリコン基板の第一の主表面に、熱
   分解又は熱酸化により０．１μｍ以上の膜厚を有する二
   酸化ケイ素膜を形成させ、この酸化膜上に、クロロシラ
   ンとアンモニアの熱分解により０．１μｍ以上の膜厚の
   四窒化三ケイ素膜を形成させ、この窒化ケイ素膜が形成
   された第一の主表面に対して反対側の第二の主表面上に
   該シリコン基板と異なる導電型の第一シリコン析出層を
   形成させ、この第一シリコン析出層の上に、該第一シリ
   コン析出層と同じ導電型で第一シリコン析出層よりも不
   純物濃度の低い第二シリコン析出層を形成させることを
   特徴とする半導体基板の製造方法。