JPH0358151A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH0358151A JPH0358151A JP1194974A JP19497489A JPH0358151A JP H0358151 A JPH0358151 A JP H0358151A JP 1194974 A JP1194974 A JP 1194974A JP 19497489 A JP19497489 A JP 19497489A JP H0358151 A JPH0358151 A JP H0358151A
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- JP
- Japan
- Prior art keywords
- lru
- memory
- priority
- cache memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリ装置に関し、特にＬＲＵメモ
リの更新を行うキャッシュメモリ装置に関する。
リの更新を行うキャッシュメモリ装置に関する。
従来のＬＲＵ方式のキャッシュメモリ装置は、キャッシ
ュメモリのアクセスを行うたびにＬＲＵメモリの更新を
行っていた。
ュメモリのアクセスを行うたびにＬＲＵメモリの更新を
行っていた。
第６図は従来のキャッシュメモリ装置におけるＬＲＵメ
モリの履歴情報およびキャッシュメモリのキャッシュデ
ータの更新状況の一例を示す情報構成図である。
モリの履歴情報およびキャッシュメモリのキャッシュデ
ータの更新状況の一例を示す情報構成図である。
第３図に示すように、従来のキャッシュメモリ装置は、
キャッシュメモリのアクセス毎にＬＲＵメモリの更新を
行っているので、リクエストのプライオリティに関係な
く古いコンパートメントのデータが追い出される。そこ
で、Ａ→Ｂ−Ｃ→Ｄ→Ｅ−Ｆ−Ｇ→Ａ→Ｂ→Ｃの順でア
クセスが行われたとき、Ａ，Ｂ，Ｃの２度目のアクセス
の時にも、キャッシュメモリ上にデータはなく、主記憶
装置から読み出さなければならない。
キャッシュメモリのアクセス毎にＬＲＵメモリの更新を
行っているので、リクエストのプライオリティに関係な
く古いコンパートメントのデータが追い出される。そこ
で、Ａ→Ｂ−Ｃ→Ｄ→Ｅ−Ｆ−Ｇ→Ａ→Ｂ→Ｃの順でア
クセスが行われたとき、Ａ，Ｂ，Ｃの２度目のアクセス
の時にも、キャッシュメモリ上にデータはなく、主記憶
装置から読み出さなければならない。
上述した従来のキ．１，ッシュメモリ装置は、キャッシ
ュメモリのアクセス毎にＬＲＵメモリの更新を行い、キ
ャッシュメモリへの登録の古いコンパートメントから順
にキャシュデータの入れ換えを行っている。
ュメモリのアクセス毎にＬＲＵメモリの更新を行い、キ
ャッシュメモリへの登録の古いコンパートメントから順
にキャシュデータの入れ換えを行っている。
したがって、たとえば、プログラム間でメモリ上のデー
タを受け渡す場合に、そのプログラム間に別のプログラ
ムが入って、キャッシュメモリ上の受け渡しデータが入
っているエントリと同じエントリをアクセスすると，Ｌ
ＲＵメモリが更新されて受け渡しデータのコンパートメ
ントは、そのアクセスにより、古いコンパートメントと
され、最モ古いコンパートメントになった場合に、次の
同一のエントリのアクセスにより、キャッシュメモリ上
より入れ換えられてしまう。そこで、受け渡しデータを
取り出す時には、主記憶上から時間をかけて読み出さな
ければならないので、メモリアクセスタイムが長くなり
、プロセッサの性能が低下するという問題点があった。
タを受け渡す場合に、そのプログラム間に別のプログラ
ムが入って、キャッシュメモリ上の受け渡しデータが入
っているエントリと同じエントリをアクセスすると，Ｌ
ＲＵメモリが更新されて受け渡しデータのコンパートメ
ントは、そのアクセスにより、古いコンパートメントと
され、最モ古いコンパートメントになった場合に、次の
同一のエントリのアクセスにより、キャッシュメモリ上
より入れ換えられてしまう。そこで、受け渡しデータを
取り出す時には、主記憶上から時間をかけて読み出さな
ければならないので、メモリアクセスタイムが長くなり
、プロセッサの性能が低下するという問題点があった。
本発明のキャッシュメモリ装置は、ＬＲＵ（Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式をリプレースメン
トアルゴリズムとするキャッシュメモリ装置において、
キャッシュメモリのアクセスリクエストに２種類のリク
エストプライオリティを設定し、前記キャッシュメモリ
のアクセスリクエストに伴うＬＲＵメモリの更新時に、
そのアクセスリクエストが、高プライオリティであれば
前記ＬＲＵ方式による前記ＬＲＵメモリの更新を行い、
低プライオリティであれば前記ＬＲＵメモリの更新を抑
止することにより構成されている。
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式をリプレースメン
トアルゴリズムとするキャッシュメモリ装置において、
キャッシュメモリのアクセスリクエストに２種類のリク
エストプライオリティを設定し、前記キャッシュメモリ
のアクセスリクエストに伴うＬＲＵメモリの更新時に、
そのアクセスリクエストが、高プライオリティであれば
前記ＬＲＵ方式による前記ＬＲＵメモリの更新を行い、
低プライオリティであれば前記ＬＲＵメモリの更新を抑
止することにより構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明のキャッシュメモリ装置の一実施例を示
すブロック図である。また、第２図は本実施例の４レベ
ルキャッシュメモリにおけるＬＲＵメモリの履歴情報の
一例を説明するＬＲＵビット説明図であり、第３図は本
実施例のリプレースコンパートメントを決定する割付論
理の一例を示す情報構或図であり、第４図は本実施例の
ＬＲＵメモリの更新のための更新論理の一例を示す情報
構或図である。第５図は本実施例のＬＲＵメモリの履歴
情報及びキャッシュメモリのキャッシュデータの更新状
況の一例を示す情報構或図である。
すブロック図である。また、第２図は本実施例の４レベ
ルキャッシュメモリにおけるＬＲＵメモリの履歴情報の
一例を説明するＬＲＵビット説明図であり、第３図は本
実施例のリプレースコンパートメントを決定する割付論
理の一例を示す情報構或図であり、第４図は本実施例の
ＬＲＵメモリの更新のための更新論理の一例を示す情報
構或図である。第５図は本実施例のＬＲＵメモリの履歴
情報及びキャッシュメモリのキャッシュデータの更新状
況の一例を示す情報構或図である。
なお、第１図は、キャッシュメモリ装置のうちで本実施
例の説明に必要な部分だけを抜き出しており、キャッシ
ュメモリ部、キャッシュディレクトリ部、他装置とのイ
ンタフェース線などを省略している。
例の説明に必要な部分だけを抜き出しており、キャッシ
ュメモリ部、キャッシュディレクトリ部、他装置とのイ
ンタフェース線などを省略している。
本実施例は、４レベルのコンパートメント（ＣＯＭＰ．
と省略する）イ，ロ，ハ ニを有するキャッシュメモリ
装置であり、第１図のＬＲＵメモリ１には、各エントリ
毎に第２図に示すａ，ｂ，ｃ，ｄ，ｅ，ｆで構或される
６ビットの履歴情報が格納されている。そして、アクセ
スを行う主記憶装置のアドレスの下位ビットであるエン
トリアドレス２０により読出された履歴情報７０に対し
て、割付コンパートメント決定回路２により、第３図に
示される変換が行われ、４つのコンバートメントイ，口
，ハ，二のうちで最も古いコンパートメントがリプレー
スを行うコンパートメントとして決定される。
と省略する）イ，ロ，ハ ニを有するキャッシュメモリ
装置であり、第１図のＬＲＵメモリ１には、各エントリ
毎に第２図に示すａ，ｂ，ｃ，ｄ，ｅ，ｆで構或される
６ビットの履歴情報が格納されている。そして、アクセ
スを行う主記憶装置のアドレスの下位ビットであるエン
トリアドレス２０により読出された履歴情報７０に対し
て、割付コンパートメント決定回路２により、第３図に
示される変換が行われ、４つのコンバートメントイ，口
，ハ，二のうちで最も古いコンパートメントがリプレー
スを行うコンパートメントとして決定される。
そこで、更新情報決定回路３では、リプレースヲ行ウコ
ンパートメントを示すリプレースコンハートメント情報
８０又はヒットコンパートメント情報１０により、第４
図に示される逆の変換が行われて、定められたａ，ｂ，
ｃ，ｄ，ｅ，ｆの更新情報３０がＬＲＵメモリ１に対す
る書込データとして与えられるとともに、ＬＲＵメモリ
書込要求信号６０がこれに対応して出力される。
ンパートメントを示すリプレースコンハートメント情報
８０又はヒットコンパートメント情報１０により、第４
図に示される逆の変換が行われて、定められたａ，ｂ，
ｃ，ｄ，ｅ，ｆの更新情報３０がＬＲＵメモリ１に対す
る書込データとして与えられるとともに、ＬＲＵメモリ
書込要求信号６０がこれに対応して出力される。
一方、ＬＲＵ書込回路４は、ＬＲＵメモリ書込要求信号
６０が入力され、リクエストプライオリティ信号４０が
、高プライオリティのときには、ＬＲＵメモリ書込要求
信号６ｏをそのまま書込信号５０として出力してＬＲＵ
メモリ１０更新を行い、低プライオリティのときには、
ＬＲＵメモリ書込要求信号６０を書込信号５０に出力せ
ずに、ＬＲＵメモリ１０更新を抑止している。
６０が入力され、リクエストプライオリティ信号４０が
、高プライオリティのときには、ＬＲＵメモリ書込要求
信号６ｏをそのまま書込信号５０として出力してＬＲＵ
メモリ１０更新を行い、低プライオリティのときには、
ＬＲＵメモリ書込要求信号６０を書込信号５０に出力せ
ずに、ＬＲＵメモリ１０更新を抑止している。
第５図は、キャッシュ装置の同一の工冫トリに対して、
アクセスのリクエストが来た場合のキャッシュデータの
更新状況を示している。なお、アクセスは、Ａ→Ｂ−Ｃ
→Ｄ→Ｅ→Ｆ→Ｇ→Ａ→Ｂ→Ｃの順でリクエストされた
としている。但し、Ａ，Ｂ，・・・Ｇは、すべて異なる
アドレスのデータとする。そして、このうちで、Ａ，Ｂ
，Ｃのリクエストが高プライオリティ、Ｄ，Ｅ，Ｆ，Ｇ
のリクエストが低プライオリティのリクエストであると
している。
アクセスのリクエストが来た場合のキャッシュデータの
更新状況を示している。なお、アクセスは、Ａ→Ｂ−Ｃ
→Ｄ→Ｅ→Ｆ→Ｇ→Ａ→Ｂ→Ｃの順でリクエストされた
としている。但し、Ａ，Ｂ，・・・Ｇは、すべて異なる
アドレスのデータとする。そして、このうちで、Ａ，Ｂ
，Ｃのリクエストが高プライオリティ、Ｄ，Ｅ，Ｆ，Ｇ
のリクエストが低プライオリティのリクエストであると
している。
第５図に示すように、高プライオリティのリクエストの
み，ＬＲＵメモリ１の更新を行うために、低プライオリ
ティのデータが優先して追い出され、Ａ，Ｂ，Ｃのデー
タはキャッシュメモリ上に残っているので、Ａ，Ｂ，Ｃ
の２度目の読み出し時には、キャッシュヒットとなり、
高速にキャッシュメモリからデータを読み出すことが出
来る。
み，ＬＲＵメモリ１の更新を行うために、低プライオリ
ティのデータが優先して追い出され、Ａ，Ｂ，Ｃのデー
タはキャッシュメモリ上に残っているので、Ａ，Ｂ，Ｃ
の２度目の読み出し時には、キャッシュヒットとなり、
高速にキャッシュメモリからデータを読み出すことが出
来る。
以上説明したように、本発明のキャッシュメモリ装置は
、低プライオリティのリクエストに対しては、ＬＲＵメ
モリの更新を抑止することによって、低プライオリティ
のデータをキャッシュメモリより追い出して、高プライ
オリティデータがキャッシュメモリ内に存在する期間が
長くなるので、高プライオリティのデータの読み出し時
間を短縮し、プロセッサの性能を向上することができる
という効果を有している。
、低プライオリティのリクエストに対しては、ＬＲＵメ
モリの更新を抑止することによって、低プライオリティ
のデータをキャッシュメモリより追い出して、高プライ
オリティデータがキャッシュメモリ内に存在する期間が
長くなるので、高プライオリティのデータの読み出し時
間を短縮し、プロセッサの性能を向上することができる
という効果を有している。
第１図は本発明のキャッシュメモリ装置の一実施例を示
すブロック図、第２図は本実施例の４レベルキャッシュ
メモリにおけるＬＲＵメモリの履歴情報の一例を説明す
るＬＲＵビット説明図、第３図は本実施例のリプレース
メントコンパートメントを決定する割付論理の一例を示
す情報構成図、第４図は本実施例のＬＲＵメモリの更新
のための更新論理の一例を示す情報構成図、第５図は本
実施例のＬＲＵメモリの履歴情報及びキャッシュメモリ
のキャッシュデータの更新状況の一例を示す情報構或図
、第６図は従来のキャッシュメモリ装置におけるＬＲＵ
メモリの履歴情報及びキャッシュメモリのキャッシュデ
ータの更新状況の一例を示す情報構或図である。 １・・・・・・ＬＲＵメモリ、２・・・・・・割付コン
ハートメント決定回路、３・・・・・・更新情報決定回
路、４・・・・・・ＬＲＵ書込回路、１０・・・・・・
ヒットコンパートメント情報、２０・・・・・・エント
リアドレス、３０・・・・・・更新情報、４０・・・・
・・リクエストプライオリティ信号、５０・・・・・・
書込信号、６０・・・・・・ＬＲＵメモリ書込要求信号
、７０・・・・・・キャッシュ履歴情報、８０・・・・
・・リプレースコンパートメント情報。
すブロック図、第２図は本実施例の４レベルキャッシュ
メモリにおけるＬＲＵメモリの履歴情報の一例を説明す
るＬＲＵビット説明図、第３図は本実施例のリプレース
メントコンパートメントを決定する割付論理の一例を示
す情報構成図、第４図は本実施例のＬＲＵメモリの更新
のための更新論理の一例を示す情報構成図、第５図は本
実施例のＬＲＵメモリの履歴情報及びキャッシュメモリ
のキャッシュデータの更新状況の一例を示す情報構或図
、第６図は従来のキャッシュメモリ装置におけるＬＲＵ
メモリの履歴情報及びキャッシュメモリのキャッシュデ
ータの更新状況の一例を示す情報構或図である。 １・・・・・・ＬＲＵメモリ、２・・・・・・割付コン
ハートメント決定回路、３・・・・・・更新情報決定回
路、４・・・・・・ＬＲＵ書込回路、１０・・・・・・
ヒットコンパートメント情報、２０・・・・・・エント
リアドレス、３０・・・・・・更新情報、４０・・・・
・・リクエストプライオリティ信号、５０・・・・・・
書込信号、６０・・・・・・ＬＲＵメモリ書込要求信号
、７０・・・・・・キャッシュ履歴情報、８０・・・・
・・リプレースコンパートメント情報。
Claims (1)
- ＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）方式を
リプレースメントアルゴリズムとするキャッシュメモリ
装置において、キャッシュメモリのアクセスリクエスト
に２種類のリクエストプライオリティを設定し、前記キ
ャッシュメモリのアクセスリクエストに伴うＬＲＵメモ
リの更新時に、そのアクセスリクエストが、高プライオ
リティであれば前記ＬＲＵ方式による前記ＬＲＵメモリ
の更新を行い、低プライオリティであれば前記ＬＲＵメ
モリの更新を抑止することを特徴とするキャッシュメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194974A JPH0358151A (ja) | 1989-07-26 | 1989-07-26 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194974A JPH0358151A (ja) | 1989-07-26 | 1989-07-26 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358151A true JPH0358151A (ja) | 1991-03-13 |
Family
ID=16333441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194974A Pending JPH0358151A (ja) | 1989-07-26 | 1989-07-26 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787471A (en) * | 1993-09-08 | 1998-07-28 | Matsushita Electric Industrial Co., Ltd. | Cache memory management apparatus having a replacement method based on the total data retrieval time and the data size |
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133162A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | キャッシュメモリ制御方式 |
-
1989
- 1989-07-26 JP JP1194974A patent/JPH0358151A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133162A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | キャッシュメモリ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787471A (en) * | 1993-09-08 | 1998-07-28 | Matsushita Electric Industrial Co., Ltd. | Cache memory management apparatus having a replacement method based on the total data retrieval time and the data size |
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
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