JPH0357643B2 - - Google Patents

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JPH0357643B2
JPH0357643B2 JP58033497A JP3349783A JPH0357643B2 JP H0357643 B2 JPH0357643 B2 JP H0357643B2 JP 58033497 A JP58033497 A JP 58033497A JP 3349783 A JP3349783 A JP 3349783A JP H0357643 B2 JPH0357643 B2 JP H0357643B2
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Description

【発明の詳細な説明】 本発明はパルス幅変調電力増幅回路などのスイ
ツチング素子によつて駆動される出力回路に関
し、特に出力段のスイツチング時における電力損
失を極小に抑えるようにした出力回路に関する。
この種の出力回路として例えばパルス幅変調電
力増幅回路があり、第１図はその従来回路を示し
ている。
図において、正電源、負電源を各々供給する電
源端子１，２の間には、パワーMOSFETQ1，Q2
がコンプリメンタリ接続されており、各ゲートに
はパルス幅変調信号が入力されている。また
FETQ1，Q2の接続点は、インダクタL1、容量C1
による低域通過フイルタ３に接続され、その出力
は出力端子４に導かれている。FETQ1，Q2は通
常、その逆方向にダイオードを内蔵する構造にな
つており、これは第１図のD1，D2で示される。
第２図にＮチヤンネルパワーMOSFETの特性
の典型的な例を示す。横軸にドレイン・ソース間
電圧VDS、縦軸にドレイン電流IDをとり、ゲー
ト・ソース間電圧VGSをパラメータにしたもので
ある。VDS＜０の部分が上記の内蔵ダイオードの
特性に相当する。
パルス幅変調電力増幅器では、通常、そのキヤ
リア周波数を除去するために出力にインダクタと
容量とを用いたフイルタが用いられるが、このイ
ンダクタの逆起電流を吸収するために第１図の
D1，D2に相当するダイオードが必要となる。し
かし、上記のようなMOSFETを出力段に用いれ
ば、このダイオードを内蔵しており、回路の簡素
化をはかることができた。
しかし、この内蔵ダイオードは逆回復時間が長
く、逆回復電流も比較的大きいため以下に述べる
ような欠点を有している。
いま、正側に変調が深くかけられ、FETQ1，
Q2の接続点の電圧が第３図ａに示すV1のように
なつた場合を考える。このときインダクタL1に
はFETQ1の順電流i1（第３図ｂ）と内蔵ダイオー
ドD2の順電流i2（FETQ2の逆電流）とが交互に流
れ、理想的には第３図ｃの実線で示すようにな
る。しかし、実際には上記内蔵ダイオードの逆回
復時間が数百nsec程度あり、電流i2は第３図ｃの
破線で示すような波形となる。このときFETQ1
は導通しているため、電流i1も第３図ｂの破線で
示すような波形になる。この電流はクロスカレン
トと呼ばれ、正電源→FETQ1→ダイオードD2→
負電源という経路を流れるため、電力損失が非常
に大きくなつてしまう。従来、パルス幅変調電力
増幅器を構成しても、その本来のメリツトである
効率の良さを十分に確保できなかつたのは上記の
原因に起因するところが大きい。実験によると、
変調をかけた時の出力段の全電力損失の60〜70％
が上記原因によるものであることが判明した。第
１図の回路を用いたときの出力電力と出力電力損
失および効率の一例を第４図に示す。
従来のパルス幅変調電力増幅器の出力回路は以
上のようにダイオードの逆回復電流の影響によつ
てその本来のメリツトである効率の良さを十分に
発揮できず、実用化が阻害されていた。
この発明は上記のような従来のものの欠点を除
去するために成されたもので、出力段のスイツチ
ング素子に通常のスイツチング動作に影響を与え
ない程度のインダクテイブ素子を直列に挿入し、
かつ逆起電流吸収用の高速ダイオードを別個に設
けることによつて、効率の良い出力回路を提供す
ることを目的としている。
以下、この発明の一実施例を図に基いて説明す
る。第５図はこの発明の一実施例を示す回路図で
あり、第１図と同一箇所には同一付号を付してあ
る。パワーMOSFETQ1およびQ2の各ドレイン
を、インダクテイブ素子L2，L3を通じて接続し、
この接続点にダイオードD3のアノードおよびダ
イオードD4のカソードを接続する。ダイオード
D3のカソードおよびダイオードD4のアノードは
各々正および負電源に接続する。
インダクテイブ素子L2，L3は、通常のスイツ
チング動作に影響を与えない程度のインダクタン
ス（2μH以下）を有するもので、たとえば空芯コ
イルやビーズコアなどを用いる。また、ダイオー
ドD3，D4は高速スイツチング用のもので、たと
えば逆回復時間が数十nsec以下の素子を用いる。
次に、この発明の動作について説明する。正側
に変調が深くかけられたときの各部の電圧・電流
波形を第６図に示す。ここで電流i3は、ダイオー
ドD4を順方向に流れる電流である。また第６図
ｃの一部を拡大し電流i2とi3を分けて詳しく図示
したものが第７図である。FETQ1が非導通とな
り電流i1が遮断されるとダイオードD2およびD4を
通じ電流i2およびi3が各々流れはじめる。このと
き、インダクテイブ素子L3が存在するため、ま
ず全電流がi3に流れ徐々にi2が増加する。電流i2
が増加方向にあると、インダクテイブ素子L3に
おいて電圧降下を生じるため、ダイオードD2に
はあまり大きな順方向電圧が立たず、電流の大半
はダイオードD4を流れた状態で推移する。次に
FETQ1が導通すると電圧V1は正電源電圧近くま
で上昇するが、このときのダイオードD2，D4の
動作を詳しく述べる。ダイオードD4は瞬時的に
逆電圧を印加され順電流が遮断されて逆回復電流
が流れる。しかし、ダイオードD4が高速ダイオ
ードであることから、この逆回復電流はわずかな
もので、しかも逆回復時間も短い。一方、ダイオ
ードD2は、インダクテイブ素子L3が直列に存在
しているため、電流i2の変化は比較的ゆるやかと
なり、逆回復電流も抑えられ、第７図ａ，ｂのよ
うになる。この結果、これを合成した波形i2＋i3
は第６図ｃに示すように逆回復電流の非常に小さ
いものとなり、正電源→FETQ1→ダイオードD2，
D4→負電源という経路を流れるいわゆるクロス
カレントが大幅に減少することがわかる。これに
よつて、出力段における電力損失は著しく改善さ
れ、効率が大幅に向上する。この発明に基く回路
で実験した結果を第８図に示す。
従つて、上記実施例では、各スイツチング素子
にインダクテイブ素子と高速スイツチング用ダイ
オードとそれぞれ設ける例を示したが、これは、
これら構成要素となる素子が一体となつてクロス
カレントを激減させるものである。もしもインダ
クテイブ素子のみ、または高速スイツタング用ダ
イオードのみを斯かるスイツチング素子に設けた
のでは、出力端の電圧Ｖ１が負の場合、第７図ａ
に示す電流i2に対して、電流i2の後半波形の尾引
きを生じたり、内蔵ダイオードの逆回復時間が長
く且つ逆回復電流が大きいという欠点を除去でき
ないこととなり、本願の目的を達成できるもので
はない。
なお、上記実施例では出力段のスイツチング用
にパワーMOSFETを用いたものを示したが、こ
れはMOSFETに限定されるものではなく、双方
向性を持つ素子であれば上記実施例と同様の効果
を奏する。
また、上記の説明ではコモン・ソースの場合の
例を用いたが、コモン・ドレインであつてもその
ドレインまたはソースにインダクテイブ素子を挿
入することにより上記実施例と同様の効果を奏す
る。さらに第９図に示すように、スイツチング素
子に同極性の素子（図ではＮチヤンネル）を用い
る場合にも、各素子に直列にインダクテイブ素子
L2，L3を用いることによつて同様の効果を奏す
る。
また、上記の例ではスイツチング素子が双方向
性を有するものについて説明したが、バイポーラ
トランジスタのような単一方向性の素子を使用し
た場合にもベース・コレクタ間のPN接合を通し
て流れる電流を抑えるために上記のようなインダ
クテイブ素子を用いることは有効である。
第１０図乃至第１２図はこのバイポーラトラン
ジスタQ1，Q2を用いたときの実施例を示し、上
記実施例と同様の動作及び効果を有する。
尚、上記各実施例ではパルス幅変調電力増幅回
路について説明したが、スイツチング電源のよう
に高速スイツチング動作が要求される回路にも適
用できる。
以上のように、この発明によれば、出力段スイ
ツチング素子の逆方向電流を抑えることができる
ようにインダクテイブ素子を用いたので、クロス
カレントを激減させることができ、効率のすぐれ
た出力回路を実現することができる。
【図面の簡単な説明】
第１図は従来のパルス幅変調電力増幅器の出力
回路を示す回路図、第２図はパワーMOSFETの
特性の一例を示す図、第３図ａ，ｂ，ｃは従来の
パルス幅変調電力増幅器の出力回路の各部動作波
形を示す図、第４図は従来のパルス幅変調電力増
幅器の出力電力に対する出力段電力損失および効
率の例を示す図、第５図は本発明の一実施例によ
る出力回路を示す回路図、第６図ａ，ｂ，ｃ及び
第７図ａ，ｂは本発明の動作を説明するための各
部波形を示す図、第８図は本発明による出力電力
に対する出力段電力損失および効率の例を示す
図、第９図乃至第１２図はそれぞれ本発明の他の
実施例を示す回路図である。 １，２……電源端子、３……低域通過フイル
タ、４……出力端子、Q1，Q2……MOSFETまた
はバイポーラトランジスタ、L2，L3……インダ
クテイブ素子、D1〜D4……ダイオード。

Claims (1)

    【特許請求の範囲】
  1. １ 正電源と負電源間にスイツチング動作をする
    一対のスイツチング素子が直列に接続され、その
    接続点を出力端として低域通過フイルタを介して
    出力する出力回路であつて、前記出力端と前記正
    電源間及び前記負電源間に高速スイツチング用ダ
    イオードを各々逆方向に接続するとともに、前記
    スイツチング素子のそれぞれに直列に前記スイツ
    チング動作に影響を与えないインダクテイブ素子
    を挿入したことを特徴とする出力回路。
JP58033497A 1983-02-28 1983-02-28 出力回路 Granted JPS59158608A (ja)

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Application Number Priority Date Filing Date Title
JP58033497A JPS59158608A (ja) 1983-02-28 1983-02-28 出力回路
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US06/584,290 US4626715A (en) 1983-02-28 1984-02-28 MOS FET amplifier output stage

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JP58033497A JPS59158608A (ja) 1983-02-28 1983-02-28 出力回路

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JPS59158608A JPS59158608A (ja) 1984-09-08
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