JPH0357256A - ターゲットマークを有するパッケージリード - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体パッケージの外部接続端子であるパッケ
ージリードに関し，特に，当該リードにおいてワイヤボ
ンディングする際にその位置決定のｖ！，ｍに使用され
るターゲットマークの改良技術に関する． ［従来の技術コ 半導体素子を有するチップの電極部（ボンディングパッ
ド）とプリント配線基板上の表面半導体配線（リード）
やリードフレーム（以下パッケージリードという）間を
Ａｕ．ＡＱなとの細いワイヤで接続するワイヤボンディ
ングにあっては、認識用カメラで捉えた画像をモニター
ＴＶで、夕一ゲットマークとＳされるマークをＸ−Ｙ座
標により読取って，ワイヤボンディングする位置を決め
たり、搭叔するチノプの位置を決めたり、ズレを修正し
たりしている。
ージリードに関し，特に，当該リードにおいてワイヤボ
ンディングする際にその位置決定のｖ！，ｍに使用され
るターゲットマークの改良技術に関する． ［従来の技術コ 半導体素子を有するチップの電極部（ボンディングパッ
ド）とプリント配線基板上の表面半導体配線（リード）
やリードフレーム（以下パッケージリードという）間を
Ａｕ．ＡＱなとの細いワイヤで接続するワイヤボンディ
ングにあっては、認識用カメラで捉えた画像をモニター
ＴＶで、夕一ゲットマークとＳされるマークをＸ−Ｙ座
標により読取って，ワイヤボンディングする位置を決め
たり、搭叔するチノプの位置を決めたり、ズレを修正し
たりしている。
当該ターゲノトマークは、一般に、パンケージリード中
、対称位置に２点設けられており，従来当該ターゲノト
マークは，上下に同じ図形で、例えば円孔を中心に有し
．四辺形に構成されたちのをリートの側面に突設した形
態とむっている。
、対称位置に２点設けられており，従来当該ターゲノト
マークは，上下に同じ図形で、例えば円孔を中心に有し
．四辺形に構成されたちのをリートの側面に突設した形
態とむっている。
尚２パソケージリードについて述べた文献の例としては
、口経マグロウヒル社刊「日経エレクロニクスＪ １９
８４年６月４日号Ｐ１４１−１５２があげられる。
、口経マグロウヒル社刊「日経エレクロニクスＪ １９
８４年６月４日号Ｐ１４１−１５２があげられる。
［発明が解決しようとする課題コ
しかるに、このように、ターゲットマークが上下同じ形
態では、仮に、ワイヤボンデイングする位ｉ，ｙ４が逆
になっていても、ワイヤボンダではそれを検出できず、
そのままワイヤボンデイングが行われてしまい、ワイヤ
ボンデイング後には封止が行われてしまうことになる。
態では、仮に、ワイヤボンデイングする位ｉ，ｙ４が逆
になっていても、ワイヤボンダではそれを検出できず、
そのままワイヤボンデイングが行われてしまい、ワイヤ
ボンデイング後には封止が行われてしまうことになる。
その為に、パノケージ内には、正規の向きでなく、１８
０°逆向きに収納が行われていることになり、最終選別
で逆納であることを初めて知ることになる。
０°逆向きに収納が行われていることになり、最終選別
で逆納であることを初めて知ることになる。
本発明はかかる事態の発生を防止して、半導体パッケー
ジの歩留を向上させることのできる技術を堤供すること
を目的とする。
ジの歩留を向上させることのできる技術を堤供すること
を目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細片の記述および添付図面からあきらかにムるであ
ろう。
本明細片の記述および添付図面からあきらかにムるであ
ろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を前単に説明すれば，下記のとおりである。
を前単に説明すれば，下記のとおりである。
本発明では、ターゲットマークをそおむし形態のものと
せずに，異なる形態のものに、例えば，上部に位置する
ターゲットマーグは，円孔を中心に有する四辺形のもの
としたら，対称位置の下部ターゲソトマー夕は、四角孔
を中心にイＴする五辺形のものとするというように、そ
れらに差異を設けるようにした。
せずに，異なる形態のものに、例えば，上部に位置する
ターゲットマーグは，円孔を中心に有する四辺形のもの
としたら，対称位置の下部ターゲソトマー夕は、四角孔
を中心にイＴする五辺形のものとするというように、そ
れらに差異を設けるようにした。
［作用］
これにより、ワイヤボンデイングに際し、ワイヤボンダ
は、具なったターゲットマークを認識して、逆向にワイ
ヤボンディングの位＋ｔｌがセノトされていても、それ
を容易に検出してその誤りを正すことができ、そのまま
逆向きにワイヤボンデイングされることを防止すること
ができる。
は、具なったターゲットマークを認識して、逆向にワイ
ヤボンディングの位＋ｔｌがセノトされていても、それ
を容易に検出してその誤りを正すことができ、そのまま
逆向きにワイヤボンデイングされることを防止すること
ができる。
［実施例］
次に、本発明の実施例を図面に基づいて説明する。
当該実施例は本発明をプラスチノクピングリツドアレイ
パッケージ（ＰＰＧＡ）に適用した例を示す。
パッケージ（ＰＰＧＡ）に適用した例を示す。
第ｌ図はパッケージの基板表面の平面図、第２図は当該
パッケージの断面図を示す。
パッケージの断面図を示す。
既板１の表面には複数のリード２を有する。
基板ｌは例えばガラスエポキシ県板により構成され、リ
ード２は例えばフォトリングラフイ技術あるいはスクリ
ーン印刷によるメタライズ層により構成される。
ード２は例えばフォトリングラフイ技術あるいはスクリ
ーン印刷によるメタライズ層により構成される。
基仮１の中央には，第２図に示すように，半導体素子を
有するチップ３が接合材科４により固若される。
有するチップ３が接合材科４により固若される。
半導体素子を有するチップ３は，例えばシリコン単結晶
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形或され，工つの回路機能が与えられて
いる。回路素子の具体的例は，例えばＭＯＳＩ−ランジ
スタから成り、これらの回路素子によって、例えば論理
回路およびメモリの回路機能が形或されている。
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形或され，工つの回路機能が与えられて
いる。回路素子の具体的例は，例えばＭＯＳＩ−ランジ
スタから成り、これらの回路素子によって、例えば論理
回路およびメモリの回路機能が形或されている。
複数リード２中，上下対称位置に二つのターゲットマー
ク５，６がリード側而に突設されている。
ク５，６がリード側而に突設されている。
従来，これらターゲットマークは上下対称位置で同し形
態のものであったが、本発明では当該丈施例でその一例
を示すように、上部ターゲノトマーク５は、その中央に
円孔（貫通孔）を有しそのその周辺が四角形状に構成さ
れ，他方の下部ターゲットマーク６は、その中央に四角
孔（貢通孔）をイＩしその周辺が五角形状に４’ｕｉｕ
されている。
態のものであったが、本発明では当該丈施例でその一例
を示すように、上部ターゲノトマーク５は、その中央に
円孔（貫通孔）を有しそのその周辺が四角形状に構成さ
れ，他方の下部ターゲットマーク６は、その中央に四角
孔（貢通孔）をイＩしその周辺が五角形状に４’ｕｉｕ
されている。
当！亥ターゲットマーク５，６を指標として，ビジコン
管式カメラ又は固体素子カメラなどでＸＹ座標による中
心位ｉｉｔの決定を行なう。
管式カメラ又は固体素子カメラなどでＸＹ座標による中
心位ｉｉｔの決定を行なう。
ワイヤボンダーの当該カメラの倍率が低倍率の時には、
これらターゲットマーク５，６の周辺の形状でボンダ位
置決定を行なうことができる。
これらターゲットマーク５，６の周辺の形状でボンダ位
置決定を行なうことができる。
ワイヤボンダーの当該カメラの倍率が高倍率の時には、
これらターゲットマーク５，６の中抜きの孔でボンダ位
置決定を行なうことができる。
これらターゲットマーク５，６の中抜きの孔でボンダ位
置決定を行なうことができる。
当該実施例では，上下のターゲントマーク５、６につい
て中抜きの孔およびその周辺形状丼に上下で異なる例を
示しているが，これらいずれかが異なるのみでもよいが
，奸ましくは両者が共に異なる方が検出作業において右
利となる。
て中抜きの孔およびその周辺形状丼に上下で異なる例を
示しているが，これらいずれかが異なるのみでもよいが
，奸ましくは両者が共に異なる方が検出作業において右
利となる。
ターゲットマーク５、６により上下逆にむっていないか
を検出し、ワイヤボンデイング位置が正しいかどうかを
検出し、また，チツプ３の位置との関係が正しいかどう
かを検出し、必要によりずれを修正して、第２図に示す
ように、チツプ３のボンデイングパソトとリート２との
ワイヤ７によるワイヤボンディングを行なう。当該ワイ
ヤ７は、例えばＡ ＩＪ細線やＡＱ細線により描八され
る。
を検出し、ワイヤボンデイング位置が正しいかどうかを
検出し、また，チツプ３の位置との関係が正しいかどう
かを検出し、必要によりずれを修正して、第２図に示す
ように、チツプ３のボンデイングパソトとリート２との
ワイヤ７によるワイヤボンディングを行なう。当該ワイ
ヤ７は、例えばＡ ＩＪ細線やＡＱ細線により描八され
る。
仮に、上記ターゲットマーク５、６によりワイヤボンデ
ィング位置が正しくない時には，正規の位置合せをした
後に、上記ワイヤボンデイングを行なう。
ィング位置が正しくない時には，正規の位置合せをした
後に、上記ワイヤボンデイングを行なう。
本発明では、これらターゲットマーク５，６に差異を設
け、当該機能を果たす限り、上記例には限足されず，例
えば，第３図変形例に示すように、上方のターゲントマ
ーク５を第１図に示す上部ターゲノ１・マーク５と同じ
とし、一方、下部ターゲン１へマーク６を，その中心に
円孔を有しその周辺を三角形状にしたものであってもよ
い。
け、当該機能を果たす限り、上記例には限足されず，例
えば，第３図変形例に示すように、上方のターゲントマ
ーク５を第１図に示す上部ターゲノ１・マーク５と同じ
とし、一方、下部ターゲン１へマーク６を，その中心に
円孔を有しその周辺を三角形状にしたものであってもよ
い。
これらターゲットマーク５、６にあっては、Ｘ−ｙ）＋
：標によりその中心が容易に判別できるものが好ましい
。
：標によりその中心が容易に判別できるものが好ましい
。
第１図および第２図に示すように、基仮１には現数のピ
ン８が立設されている。
ン８が立設されている。
当ｌ亥実施例では、当該ピン８とリード２とが基板表而
メタライズ配線９により電気的に接続されている例を示
す。
メタライズ配線９により電気的に接続されている例を示
す。
基板１の周辺には，封止材流れ止め１１が形成され，県
板ｌ上部には，封止材↓０がボツテイング技術により充
填され、チップ３などを外的環境から保護している。
板ｌ上部には，封止材↓０がボツテイング技術により充
填され、チップ３などを外的環境から保護している。
当該封止材１０には、例えばボソテイングレジンが使用
されている。
されている。
本発明によれば、上記のように，リード２のタ−ゲノト
マーク５、６を異むる形態のものにしたので、ワイヤボ
ンデイングに先立って逆方向にワイヤボンディングして
しまうことを防止することができ、従って、ワイヤボン
デイング後あるいは封止後に逆納であることを知って製
品を不良にさせてしまうことを未然に防止できる。
マーク５、６を異むる形態のものにしたので、ワイヤボ
ンデイングに先立って逆方向にワイヤボンディングして
しまうことを防止することができ、従って、ワイヤボン
デイング後あるいは封止後に逆納であることを知って製
品を不良にさせてしまうことを未然に防止できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが，本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で神々変更可能
であることはいうまでもない。
具体的に説明したが，本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で神々変更可能
であることはいうまでもない。
以」二の説明では主として本発明者によってなされた発
明をその音景となった利用分５１ＦであるＰＰＧＡに適
用した例を示したがそれに限定されず、例えばセラミノ
クＰＧＡなど他のパノケージについても適用することが
できる。
明をその音景となった利用分５１ＦであるＰＰＧＡに適
用した例を示したがそれに限定されず、例えばセラミノ
クＰＧＡなど他のパノケージについても適用することが
できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を浦Ｑ’に説明すれば，下記のとうりで
ある。
て得られる効果を浦Ｑ’に説明すれば，下記のとうりで
ある。
本発明によればターゲットマークを指標として正規のワ
イヤボンデイング、正規位置のチップの収納を行うこと
ができ，半導体装置の歩留を向上させることができた。
イヤボンデイング、正規位置のチップの収納を行うこと
ができ，半導体装置の歩留を向上させることができた。
第ｌ図は本発明の実施例を示す平面図、第２図は本発明
の実施例を示す断面図、第３図は本発明の他の実施例を
示す平面図である。 １・・基板 ２・・リード３・・チップ
４・・接合材料５，６・・ターゲットマー
ク ７・・ワイヤ ８・・ピン ９・・メタライズ配線 １０・・封止材１ｌ・・封止
材流れ止め 第 １ 図 ２ ｂ 第 ２ 図
の実施例を示す断面図、第３図は本発明の他の実施例を
示す平面図である。 １・・基板 ２・・リード３・・チップ
４・・接合材料５，６・・ターゲットマー
ク ７・・ワイヤ ８・・ピン ９・・メタライズ配線 １０・・封止材１ｌ・・封止
材流れ止め 第 １ 図 ２ ｂ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体素子を有するチップのボンディングパッドと
ワイヤボンディングしてパッケージ外部と導通させるパ
ッケージリードであって、ワイヤボンディング位置決定
を行うためのターゲットマークを複数対称位置に有する
パッケージリードにおいて、当該リード中の当該ターゲ
ットマークを相互に同じものとせずにそれらに差異を設
けて成ることを特徴とするターゲットマークを有するパ
ッケージリード。 ２、一方のターゲットマークが、円孔を中心に有する四
辺形に構成され、他方のターゲットマークが四角孔を中
心に有する五辺形に構成されてなる、請求項１に記載の
ターゲットマークを有するパッケージリード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19150389A JPH0357256A (ja) | 1989-07-26 | 1989-07-26 | ターゲットマークを有するパッケージリード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19150389A JPH0357256A (ja) | 1989-07-26 | 1989-07-26 | ターゲットマークを有するパッケージリード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357256A true JPH0357256A (ja) | 1991-03-12 |
Family
ID=16275736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19150389A Pending JPH0357256A (ja) | 1989-07-26 | 1989-07-26 | ターゲットマークを有するパッケージリード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140535A (ja) * | 1999-01-08 | 2006-06-01 | Aisin Aw Co Ltd | 電子部品 |
-
1989
- 1989-07-26 JP JP19150389A patent/JPH0357256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140535A (ja) * | 1999-01-08 | 2006-06-01 | Aisin Aw Co Ltd | 電子部品 |
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