JPH0355858A - 半導体素子の実装構造およびその実装方法 - Google Patents
半導体素子の実装構造およびその実装方法Info
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- JPH0355858A JPH0355858A JP1192098A JP19209889A JPH0355858A JP H0355858 A JPH0355858 A JP H0355858A JP 1192098 A JP1192098 A JP 1192098A JP 19209889 A JP19209889 A JP 19209889A JP H0355858 A JPH0355858 A JP H0355858A
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- lead terminals
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- mounting
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- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004020 conductor Substances 0.000 claims abstract description 19
- 238000007789 sealing Methods 0.000 claims abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体素子の実装構造およびその実装方法に
関し、特に、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇの略）実装方法を用いた、半導体素
子の実装構造およびその実装方法に関する。
関し、特に、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇの略）実装方法を用いた、半導体素
子の実装構造およびその実装方法に関する。
［従来の技術］
薄型電子機器の生産コスト低減を目指して、半導体素子
（以下、ＩＣチップと称す）の実装にテープ状フィルム
使い効果的にＩＣパッケージの薄型化を図っている。こ
のようなＩＣチップの実装方法にＴＡＢ実装方法があり
、幅、長さ共に十分であるテープ状フィルムにＩＣチッ
プ搭載用の配線パターンを次々と形成し、ここにＩＣチ
ップを一括ボンディングしていく実装方法がある。ＴＡ
Ｂ実装方法において用いられるテープ状フィルムを以下
ＴＡＢテープと称する。
（以下、ＩＣチップと称す）の実装にテープ状フィルム
使い効果的にＩＣパッケージの薄型化を図っている。こ
のようなＩＣチップの実装方法にＴＡＢ実装方法があり
、幅、長さ共に十分であるテープ状フィルムにＩＣチッ
プ搭載用の配線パターンを次々と形成し、ここにＩＣチ
ップを一括ボンディングしていく実装方法がある。ＴＡ
Ｂ実装方法において用いられるテープ状フィルムを以下
ＴＡＢテープと称する。
第３図は、従来のＴＡＢ実装後のＩＣチップを基板上に
実装した状態の断面構造を示す概略図である。
実装した状態の断面構造を示す概略図である。
第４図は、第３図に示す実装構造を形成するための実装
過程を説明する概略断面図である。
過程を説明する概略断面図である。
第３図および第４図を参照して、従来のＴＡＢ実装後の
ＩＣチップの実装構造とその実装方法について詳細に説
明する。
ＩＣチップの実装構造とその実装方法について詳細に説
明する。
ＩＣチップ１のＴＡＢ実装に際して、予めＩＣチップ１
とＴＡＢテープ１０が準備される。ＩＣチップ１には、
予めその表面に電極（図示しない）が形成されこの電極
に対応するように電極上にバンプ２が形或される。バン
ブ２は、ＩＣチップ１をＴＡＢテープ１０にボンディン
グするための金属系であり、両者の電気的接合を可能に
する。
とＴＡＢテープ１０が準備される。ＩＣチップ１には、
予めその表面に電極（図示しない）が形成されこの電極
に対応するように電極上にバンプ２が形或される。バン
ブ２は、ＩＣチップ１をＴＡＢテープ１０にボンディン
グするための金属系であり、両者の電気的接合を可能に
する。
一方、ＴＡＢテープ１０には、予めＩＣチップ１表面上
の電極配置に対応して導電性のリード３が形戊され、リ
ード３上には加熱などによるり一ド３の歪を吸収するよ
うにサポートリング１４が形成される。サポートリング
１４は、ＴＡＢテープ１０と同様なフィルム状の材料よ
りなる。なお、リード３のサポートリング１４を境にし
てＩＣチップ１側をインナーリード部、他方側をアウタ
ーリード部と称する。
の電極配置に対応して導電性のリード３が形戊され、リ
ード３上には加熱などによるり一ド３の歪を吸収するよ
うにサポートリング１４が形成される。サポートリング
１４は、ＴＡＢテープ１０と同様なフィルム状の材料よ
りなる。なお、リード３のサポートリング１４を境にし
てＩＣチップ１側をインナーリード部、他方側をアウタ
ーリード部と称する。
第４図（ａ）において、上述のように予め準備されたＴ
ＡＢテーブ１０とＩＣチップ１は、バンプ２とリード３
との共晶などにより電気的に接続される。
ＡＢテーブ１０とＩＣチップ１は、バンプ２とリード３
との共晶などにより電気的に接続される。
第４図（ｂ）において、第４図（ａ）の段階でＴＡＢテ
ープ１０にリード接合されたＩＣチップ１を、金型など
を用いてインナーリード部を含んで封止剤１５で封止す
る。封止剤１５は、たとえば樹脂材料からなる。
ープ１０にリード接合されたＩＣチップ１を、金型など
を用いてインナーリード部を含んで封止剤１５で封止す
る。封止剤１５は、たとえば樹脂材料からなる。
第４図（Ｃ）において、第４図（ｂ）の段階で封止剤１
５により固定成形されたＩＣチップ１を、ＴＡＢテープ
１０より専用の金型などを用いて打抜く。このとき、固
定成形されたＩＣチップ１は、封止されないリード３部
分（アウターリード部）を定型に曲げ加工されてＴＡＢ
テープ１０より打抜かれる。
５により固定成形されたＩＣチップ１を、ＴＡＢテープ
１０より専用の金型などを用いて打抜く。このとき、固
定成形されたＩＣチップ１は、封止されないリード３部
分（アウターリード部）を定型に曲げ加工されてＴＡＢ
テープ１０より打抜かれる。
第４図（ｄ）において、第４図（Ｃ）の段階でＴＡＢテ
ープ１０より打抜かれたＩＣチップ１は、予め、その表
面に導体パターン５が形成された基板９上にリード３と
導体パターン５とが対応するように設置される。その後
、ヒートッール１６を用いて、リード３と導体パターン
５の接触部を半田付け（熱圧着）して、ＩＣチップ１を
アウターリード接合し基板９上に実装している。この熱
圧着時の加熱によるリード３の歪をサポートリング１４
で吸収するようにしている。第３図に、第４図（ｄ）の
段階終了後の実装構造の断面を示す。
ープ１０より打抜かれたＩＣチップ１は、予め、その表
面に導体パターン５が形成された基板９上にリード３と
導体パターン５とが対応するように設置される。その後
、ヒートッール１６を用いて、リード３と導体パターン
５の接触部を半田付け（熱圧着）して、ＩＣチップ１を
アウターリード接合し基板９上に実装している。この熱
圧着時の加熱によるリード３の歪をサポートリング１４
で吸収するようにしている。第３図に、第４図（ｄ）の
段階終了後の実装構造の断面を示す。
［発明が解決しようとする課題］
しかしながら、従来のＴＡＢ実装されたＩＣチップの基
板への実装においては、以下に示すような問題点がある
。
板への実装においては、以下に示すような問題点がある
。
（１） ＩＣチップをアウターリード接合によって
基板上に実装するため、ＩＣチップ１個あたりの実装面
積が大きくなってしまい、高密度実装に適さない。
基板上に実装するため、ＩＣチップ１個あたりの実装面
積が大きくなってしまい、高密度実装に適さない。
（２） アウターリード接合に、半田を使用するので基
板の導体パターン上に半田めっきを行なう工程が必要で
ある。
板の導体パターン上に半田めっきを行なう工程が必要で
ある。
（３） アウターリード接合に、ヒートツールを用いる
ので熱によってＩＣチップを破壊するおそれがある。
ので熱によってＩＣチップを破壊するおそれがある。
（４） アウターリード接合に半田接合を用いているの
で、基板が半田接合に適する必要がある。
で、基板が半田接合に適する必要がある。
以上のような問題点があるために、ＴＡＢ実装されたＩ
Ｃチップの基板への実装はコストアップにならざるを得
ないという問題もある。
Ｃチップの基板への実装はコストアップにならざるを得
ないという問題もある。
それゆえに本発明の目的は、リード端子が設けられた半
導体素子をヒートツールを用いずに基板上に実装すると
ともに、その実装密度の向上を図ることができるような
、半導体素子の実装構造およびその実装方法を提供する
ことである。
導体素子をヒートツールを用いずに基板上に実装すると
ともに、その実装密度の向上を図ることができるような
、半導体素子の実装構造およびその実装方法を提供する
ことである。
［課題を解決するための手段］
本発明にかかる半導体素子の実装構造は、基板上に実装
される半導体素子の実装構造であって、リード端子が設
けられた前記半導体素子と、加圧導電材料を介して前記
リード端子が加圧されて接触する導体パターンを有する
基板と、前記半導体素子を囲み、光を透過するような壁
部材と、前記壁部材内に注入され、前記半導体素子のリ
ード端子が加圧導電材料を加圧した状態で光硬化する封
止剤とを備えたものである。
される半導体素子の実装構造であって、リード端子が設
けられた前記半導体素子と、加圧導電材料を介して前記
リード端子が加圧されて接触する導体パターンを有する
基板と、前記半導体素子を囲み、光を透過するような壁
部材と、前記壁部材内に注入され、前記半導体素子のリ
ード端子が加圧導電材料を加圧した状態で光硬化する封
止剤とを備えたものである。
また、上記の半導体素子の実装構造を形戊する実装方法
は、半導体素子にリード端子を接合する。
は、半導体素子にリード端子を接合する。
また、前記リード端子が接触するような導体パターンが
その表面に形威された基板を準備し、加圧導伝材料を介
して前記導体パターンと前記リードとを位置合わせし、
位置合わせされた前記半導体素子と基板に、封止壁と透
光板からなる光透過性の壁部材を被せて加圧接合し、そ
の後前記壁部材内に光硬化封止剤を流し込み、光により
前記封止剤を硬化させる工程を含んでいる。
その表面に形威された基板を準備し、加圧導伝材料を介
して前記導体パターンと前記リードとを位置合わせし、
位置合わせされた前記半導体素子と基板に、封止壁と透
光板からなる光透過性の壁部材を被せて加圧接合し、そ
の後前記壁部材内に光硬化封止剤を流し込み、光により
前記封止剤を硬化させる工程を含んでいる。
［作用］
上記のように形成される半導体素子の実装構造において
は、半導体素子をリード接合によって、基板上に実装し
、半導体素子１個あたりの実装面積を縮小するようにし
ている。また、半導体素子の基板上への実装過程におい
ては、加熱処理が行なわれないので、熱による各部材（
半導体素子を含む）への影響を防止するように働く。
は、半導体素子をリード接合によって、基板上に実装し
、半導体素子１個あたりの実装面積を縮小するようにし
ている。また、半導体素子の基板上への実装過程におい
ては、加熱処理が行なわれないので、熱による各部材（
半導体素子を含む）への影響を防止するように働く。
［実施例］
以下、本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例のＴＡＢ実装後のＩＣチッ
プを基板上に実装した状態の断面構造の概略図である。
プを基板上に実装した状態の断面構造の概略図である。
第２図は、第１図に示す実装構造を形成するための実装
過程を説明する断面図である。
過程を説明する断面図である。
第１図および第２図を参照して、本発明のＩＣチップの
実装構造とその実装方法の一実施例について詳細に説明
する。
実装構造とその実装方法の一実施例について詳細に説明
する。
従来同様に、予めバンブ２が形或されたＩＣチップ１お
よびリード３が形成されたＴＡＢテープ１０が準備され
る。但し、サポートリング１４は形成されない。
よびリード３が形成されたＴＡＢテープ１０が準備され
る。但し、サポートリング１４は形成されない。
第２図（ａ）において、予め準備されたＴＡＢテーブ１
０とＩＣチップ１は、バンブ２とリード３との共晶など
により電気的に接続されＩＣチップ１はＴＡＢテーブ１
０に実装される。
０とＩＣチップ１は、バンブ２とリード３との共晶など
により電気的に接続されＩＣチップ１はＴＡＢテーブ１
０に実装される。
第２図（ｂ）おいて、第２図（ａ）の段階でＴＡＢ実装
されたＩＣチップ１を金型などを用いてインナーリード
部でＴＡＢテーブ１０より打抜く。
されたＩＣチップ１を金型などを用いてインナーリード
部でＴＡＢテーブ１０より打抜く。
このとき、リード３の曲げ加工などは施されないので、
歪吸収のためのサポートリング１４を廃することができ
、また、リード端子を短くできる。
歪吸収のためのサポートリング１４を廃することができ
、また、リード端子を短くできる。
第２図（Ｃ）において、第２図（ｂ）の段階でＴＡＢテ
ーブ１０より打抜かれたＩＣチップ１は、予め、その表
面に導体パターン５が形成された基板９上に、加圧導電
ゴムの層４を介してリード３と導体パターン５を位置合
わせする。
ーブ１０より打抜かれたＩＣチップ１は、予め、その表
面に導体パターン５が形成された基板９上に、加圧導電
ゴムの層４を介してリード３と導体パターン５を位置合
わせする。
第２図（ｄ）において、透光板６と透光性のある封止壁
８とで蓋状に一体形成された型を、位置合わせされたリ
ード３上に、封止壁８が位置するように載せる。
８とで蓋状に一体形成された型を、位置合わせされたリ
ード３上に、封止壁８が位置するように載せる。
第２図（ｅ）において、第２図（ｄ）の段階で設置され
た透光板６の上方向から透光性のある加圧ツール１３に
より基板９方向に加圧して、各部の接合強度を強化する
。加圧ツール１３には、ＩＣチップ１を封止するような
封止剤を流入するための封止ノズル１１が設けられてい
る。このとき、加圧導電ゴムの層４の導電特性によりＩ
Ｃチツブ１と導体パターン５間は電気的に接合された状
態になる。したがって、この状態で導通試験を行なうこ
とができる。またこの試験結果が良好であるもののみ次
の段階に進めることもできる。
た透光板６の上方向から透光性のある加圧ツール１３に
より基板９方向に加圧して、各部の接合強度を強化する
。加圧ツール１３には、ＩＣチップ１を封止するような
封止剤を流入するための封止ノズル１１が設けられてい
る。このとき、加圧導電ゴムの層４の導電特性によりＩ
Ｃチツブ１と導体パターン５間は電気的に接合された状
態になる。したがって、この状態で導通試験を行なうこ
とができる。またこの試験結果が良好であるもののみ次
の段階に進めることもできる。
第２図（ｆ）において、第２図（ｅ）の段階で行なわれ
る導通試験が良好であるものに限って、封止ノズル１１
より封止樹脂７をＩＣチツプ１を封止するように注入す
る。このとき、封止樹脂７の注入に並行して、発光源１
２からの光照射により、注入された封止樹脂７が硬化さ
れる。この場合、封止樹脂７はＵＶ（Ｕｌｔｒａ Ｖ
ｉｏｌｅｔの略）効果により硬化が進行する特性を有し
ており、発光ｉＦｊ１２から照射される紫外線を吸収し
硬化が進行するものである。
る導通試験が良好であるものに限って、封止ノズル１１
より封止樹脂７をＩＣチツプ１を封止するように注入す
る。このとき、封止樹脂７の注入に並行して、発光源１
２からの光照射により、注入された封止樹脂７が硬化さ
れる。この場合、封止樹脂７はＵＶ（Ｕｌｔｒａ Ｖ
ｉｏｌｅｔの略）効果により硬化が進行する特性を有し
ており、発光ｉＦｊ１２から照射される紫外線を吸収し
硬化が進行するものである。
第１図に第２図（ｆ）の段階が終了し、加圧ツール１３
を取除いた後の断面構造を示す。
を取除いた後の断面構造を示す。
［発明の効果コ
以上のように、本発明によれば以下に示すような効果が
ある。
ある。
（１） 半導体素子に設けられるリード端子を短＜シ、
リード接合によって、基板上に実装するようにしている
ので、半導体素子１個あたりの実装面積を縮小すること
ができる。
リード接合によって、基板上に実装するようにしている
ので、半導体素子１個あたりの実装面積を縮小すること
ができる。
（２） ＴＡＢ実装された半導体素子を、加圧導電性
のゴム層を介して基板上に実装していることより、半導
体素子の樹脂封止前に半導体素子と基板との導通確認が
可能となる。したがって、基板への実装完了後に出る不
良製品の割合を低減することができ製品の信頼性を向上
できる。
のゴム層を介して基板上に実装していることより、半導
体素子の樹脂封止前に半導体素子と基板との導通確認が
可能となる。したがって、基板への実装完了後に出る不
良製品の割合を低減することができ製品の信頼性を向上
できる。
（３） 半導体素子の実装過程においては、加熱処理が
行なわれないので、熱による各部材（半導体素子を含む
）への影響を防ぐことができる。
行なわれないので、熱による各部材（半導体素子を含む
）への影響を防ぐことができる。
（４） 前記の効果（２）に記す加圧導電性のゴム層に
より、従来の半田接合が廃されるので、基板材料が制限
されず、安価なフイルム状の基板の使用も可能となる。
より、従来の半田接合が廃されるので、基板材料が制限
されず、安価なフイルム状の基板の使用も可能となる。
したがって、ＴＡＢ実装方法によるコストアップは、上
述の安価な基板を用いることや実装過程で行なわれる導
通試験による信頼性向上によって十分に相殺することが
できる。
述の安価な基板を用いることや実装過程で行なわれる導
通試験による信頼性向上によって十分に相殺することが
できる。
第１図は、本発明の一実施例のＴＡＢ実装後のＩＣチッ
プを基板上に実装した状態の断面構造の概略図である。 第２図は、第１図に示す実装構造を形成するための実装
過程を説明する断面図である。第３図は、従来のＴＡＢ
実装後のＩＣチップを基板上に実装した状態の断面構造
を示す概略図である。第４図は、第３図に示す実装構造
を形成するための実装過程を説明する概略断面図である
。 図において、１はＩＣチップ、３はリード、４は加圧導
電ゴムの層、９は基板および１０はＴＡＢテープである
。 なお、各図中、同一符号は同一または相当部分を示す。 ９ｌ
プを基板上に実装した状態の断面構造の概略図である。 第２図は、第１図に示す実装構造を形成するための実装
過程を説明する断面図である。第３図は、従来のＴＡＢ
実装後のＩＣチップを基板上に実装した状態の断面構造
を示す概略図である。第４図は、第３図に示す実装構造
を形成するための実装過程を説明する概略断面図である
。 図において、１はＩＣチップ、３はリード、４は加圧導
電ゴムの層、９は基板および１０はＴＡＢテープである
。 なお、各図中、同一符号は同一または相当部分を示す。 ９ｌ
Claims (2)
- （１） 基板上に実装される半導体素子の実装構造であ
って、 リード端子が設けられた前記半導体素子と、加圧導電材
料を介して前記リード端子が加圧されて接触する導体パ
ターンを有する基板と、前記半導体素子を囲み、光を透
過するような壁部材と、 前記壁部材内に注入され、前記リード端子が加圧導電材
料を加圧した状態で光硬化する封止剤とを備えた、半導
体素子の実装構造。 - （２） 基板上に半導体素子を実装する方法であって、 半導体素子にリード端子を接合し、 加圧導電材料を介して前記リード端子が接触する前記基
板の導体パターンと前記リード端子とを位置合わせし、 位置合わせされた前記半導体素子と基板に、封止壁と透
光板からなる壁部材を被せて加圧接合し、前記壁部材内
に光硬化封止剤を流し込み、光により硬化させる工程を
含む、半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192098A JPH0355858A (ja) | 1989-07-24 | 1989-07-24 | 半導体素子の実装構造およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192098A JPH0355858A (ja) | 1989-07-24 | 1989-07-24 | 半導体素子の実装構造およびその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355858A true JPH0355858A (ja) | 1991-03-11 |
Family
ID=16285617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192098A Pending JPH0355858A (ja) | 1989-07-24 | 1989-07-24 | 半導体素子の実装構造およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007236845A (ja) * | 2006-03-13 | 2007-09-20 | Yoshio Watanabe | 折畳み財布 |
| JP2013155101A (ja) * | 2012-01-31 | 2013-08-15 | Equos Research Co Ltd | 水素製造装置 |
-
1989
- 1989-07-24 JP JP1192098A patent/JPH0355858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007236845A (ja) * | 2006-03-13 | 2007-09-20 | Yoshio Watanabe | 折畳み財布 |
| JP2013155101A (ja) * | 2012-01-31 | 2013-08-15 | Equos Research Co Ltd | 水素製造装置 |
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