JPH0353662B2 - - Google Patents
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- JPH0353662B2 JPH0353662B2 JP59190339A JP19033984A JPH0353662B2 JP H0353662 B2 JPH0353662 B2 JP H0353662B2 JP 59190339 A JP59190339 A JP 59190339A JP 19033984 A JP19033984 A JP 19033984A JP H0353662 B2 JPH0353662 B2 JP H0353662B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、チヤネル処理方式に係わり、特に入
出力装置とチヤネルとの間のデータ転送を任意の
バイト数で行い得ると共にチヤネルの処理を簡単
化出来るようにした入出力システムに関するもの
である。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a channel processing method, and in particular, it is possible to transfer data between an input/output device and a channel using an arbitrary number of bytes, and to simplify channel processing. It is related to an input/output system that can be converted into a computer.
マルチプレクサ・チヤネルにおいては、一回の
入出力装置との結合で転送されるバイト数は１バ
イト又は数バイトであり、これは入出力装置の種
類に依存する。従来のマルチプレクサ・チヤネル
における転送制御手順は、１バイト転送されると
次の転送要求が発生し、該転送要求を認識すると
バイト・カウント値の更新や次の転送データの設
定若しくは格納を行う。転送バイト数が数バイト
の場合、転送データを一時記憶し、１バイト毎に
前記処理手順を繰り返す。従つて、一台の入出力
装置に対するる処理時間は、転送バイト幅に比例
して大きくなる為、マルチプレクサ・チヤネルに
対する影響が無視出来ない。特に、マイクロプロ
グラム制御のマルチプレクサ・チヤネルの場合、
走行ステツプ数の増大を招く。また、一台のマル
チプレクサ・チヤネルに対し種々のバイト幅の入
出力装置を接続した場合でも、基本的には１バイ
ト幅で処理されるため、マルチプレクサ・チヤネ
ルの性能がバイト幅の広い入出力装置により制限
されることになる。この問題点は入出力装置のデ
ータ転送幅をマルチプレクサ・チヤネルが意識し
ていない為に生じるものである。
In a multiplexer channel, the number of bytes transferred in one I/O device connection may be one or several bytes, depending on the type of I/O device. In the conventional transfer control procedure in a multiplexer channel, when one byte is transferred, the next transfer request is generated, and when the transfer request is recognized, the byte count value is updated and the next transfer data is set or stored. When the number of transferred bytes is several bytes, the transferred data is temporarily stored and the above processing procedure is repeated for each byte. Therefore, since the processing time for one input/output device increases in proportion to the transfer byte width, the influence on the multiplexer channel cannot be ignored. Particularly for microprogram-controlled multiplexer channels,
This results in an increase in the number of running steps. In addition, even when input/output devices with various byte widths are connected to one multiplexer channel, processing is basically performed with a single byte width, so the performance of the multiplexer channel will be lower than that of the wide byte width input/output devices. will be limited by. This problem occurs because the multiplexer channel is not aware of the data transfer width of the input/output device.
本発明は、上記の考案に基づくものであつて、
データ転送に要する処理時間（但し入出力装置と
の実際のデータ送受信に要する時間は除く）を転
送バイト幅に関係なく一定とすることにより、マ
ルチプレクサ・チヤネルのデータ転送能力を向上
させることを目的としている。
The present invention is based on the above invention, and includes:
The purpose is to improve the data transfer capacity of multiplexer channels by making the processing time required for data transfer (excluding the time required for actual data transmission and reception with input/output devices) constant regardless of the transfer byte width. There is.
そしてそのため本発明の請求項１の入出力シス
テムは、
メモリと、
マルチプレクサ・チヤネルと、
複数の入出力装置と
を具備する入出力システムであつて、
前記マルチプレクサ・チヤネルは、
複数の入出力装置のそれぞれに対応して設けら
れたサブチヤネルと、
各サブチヤネルに設けられたバツフアと、
入出力装置に接続され、接続された入出力装置
から転送されてきたデータ又は接続された入出力
装置に転送すべきデータを一時的に記憶する入出
力バツフアと、
一回の結合における前記入出力バツフアと入出
力装置間の転送バイト数をカウントするローカ
ル・カウンタと、
結合時の転送バイト数を指定するバイト・リク
エスト・レジスタと、
バイト・カウント値がセツトされるバイト・カ
ウンタ・レジスタと、
前記バイト・リクエスト・レジスタの値と前記
ローカル・レジスタの値とを比較し、両者が一致
した時に処理要求を発行する比較手段と、
前記処理要求が発行された時に前記バイト・カ
ウンタ・レジスタの値をローカル・カウンタの値
だけ減らす減算手段と
前記処理要求が発行された時に、当該処理要求
を処理するプログラム制御の処理手段と
を具備し、
前記プログラム制御の処理手段は、前記処理要
求が発行された時のオペレーシヨンがリード・オ
ペレーシヨンであつた場合には、前記入出力バツ
フアとの間でデータ転送を行つた入出力装置に対
応するサブチヤネルのバツフアに前記入出力バツ
フアのデータを転送し、しかる後に当該サブチヤ
ネルのデータを前記メモリに転送するための制御
を行うように構成されている
ことを特徴とするものである。
Therefore, the input/output system according to claim 1 of the present invention is an input/output system comprising: a memory; a multiplexer channel; and a plurality of input/output devices, the multiplexer channel comprising: a plurality of input/output devices; A subchannel provided corresponding to each subchannel, a buffer provided for each subchannel, and data that is connected to the input/output device and transferred from the connected input/output device or that should be transferred to the connected input/output device. An input/output buffer that temporarily stores data, a local counter that counts the number of bytes transferred between the input/output buffer and the input/output device in one combination, and a byte request that specifies the number of bytes transferred during a combination.・A comparison that compares a register, a byte counter register in which a byte count value is set, the value of the byte request register, and the value of the local register, and issues a processing request when the two match. subtracting means for reducing the value of the byte counter register by the value of a local counter when the processing request is issued; and program-controlled processing means for processing the processing request when the processing request is issued. If the operation at the time the processing request is issued is a read operation, the program-controlled processing means performs an input/output buffer that transfers data to/from the input/output buffer. The device is characterized in that it is configured to transfer the data of the input/output buffer to a buffer of a subchannel corresponding to an output device, and then perform control to transfer the data of the subchannel to the memory. .
また、本発明の請求項２の入出力システムは、
請求項１の入出力システムにおいて、プログラム
制御の処理手段が、前記処理要求が発行された時
のオペレーシヨンがライト・オペレーシヨンの場
合には、前記入出力バツフアとの間でデータ転送
を行つた入出力装置に対して次に送るべきデータ
を、メモリから当該入出力装置に対応するサブチ
ヤネルのバツフアに転送するための処理を行うよ
うに構成されている
ことを特徴とするものである。 In addition, the input/output system according to claim 2 of the present invention includes:
2. The input/output system according to claim 1, wherein the program-controlled processing means transfers data to and from the input/output buffer when the operation when the processing request is issued is a write operation. It is characterized in that it is configured to perform processing for transferring data to be sent next to an input/output device from the memory to a buffer of a subchannel corresponding to the input/output device.
第１図はマルチプレクサ・チヤネルの概要を示
す図である。第１図において、１はメモリ、２は
マルチプレクサ・チヤネル、３−１と３−２はサ
ブチヤネル、４はマイクロプロセツサ、５−１と
５−２はバツフア、６は入出力バツフアをそれぞ
れ示している。マルチプレクサ・チヤネル２は、
サブチヤネル３−１と３−２及びマイクロプロセ
ツサ４を有している。サブチヤネルは２台しか示
されていないが、サブチヤネルは入出力装置の数
だけ存在するものである。サブチヤネル３−１は
バツフア５−１を有しており、サブチヤネル３−
２はバツフア５−２を有している。マイクロプロ
セツサ４は、マルチプレクサ・チヤネル２全体を
制御するものである。入出力バツフア６は入出力
装置へ送るべきデータ又は入出力装置から送られ
て来たデータを一時的に保持するものである。
FIG. 1 is a schematic diagram of a multiplexer channel. In Figure 1, 1 is a memory, 2 is a multiplexer channel, 3-1 and 3-2 are subchannels, 4 is a microprocessor, 5-1 and 5-2 are buffers, and 6 is an input/output buffer. There is. Multiplexer channel 2 is
It has subchannels 3-1 and 3-2 and a microprocessor 4. Although only two subchannels are shown, there are as many subchannels as there are input/output devices. The subchannel 3-1 has a buffer 5-1, and the subchannel 3-1 has a buffer 5-1.
2 has a buffer 5-2. The microprocessor 4 controls the entire multiplexer channel 2. The input/output buffer 6 temporarily holds data to be sent to the input/output device or data sent from the input/output device.
第２図は本発明の１実施例構成を示す図であ
る。第２図において、７はバイト・リクエスト・
レジスタ、８はローカル・カウンタ、９はバイ
ト・カウンタ・レジスタ、１０は比較器、１１は
減算器、１２−ｉは入出力装置、１３はゲートを
それぞれ示している。符号６，７，８，９，１
０，１１，１３の部分は、マルチプレクサ・チヤ
ネル２内に存在する。 FIG. 2 is a diagram showing the configuration of one embodiment of the present invention. In Figure 2, 7 is a byte request.
8 is a local counter, 9 is a byte counter register, 10 is a comparator, 11 is a subtracter, 12-i is an input/output device, and 13 is a gate. Code 6, 7, 8, 9, 1
Portions 0, 11, and 13 are present in multiplexer channel 2.
入出力バツフア６はｎ＋１個の部分から構成さ
れている。バイト・リクエスト・レジスタ７には
要求転送バイト幅がセツトされる。ローカル・カ
ウンタ８は、入出力装置１２−ｉとの転送バイト
数をカウントするものである。バイト・カウン
タ・レジスタ９にはサブチヤネル３−ｉ内のバイ
ト・カウンタの値がセツトされる。比較器１０
は、ローカル・カウンタ８の値がバイト・リクエ
スト・レジスタ７の値と一致すると、チヤネル
（マイクロプログラム）に対して処理要求
CHREQを発行するものある。減算器１１は、処
理要求CHREQが発行された時、バイト・カウン
タ・レジスタ９の値からローカル・カウンタ８の
値を減算し、これを再びバイト・カウンタ・レジ
スタ９にセツトするものである。入出力バツフア
６に１バイトのデータが送られて来る度又は出力
バツフア６から入出力装置１２−ｉに１バイトの
データが送られる度に、カウント・アツプ指示信
号UPが「１」になり、ローカル・カウンタ８の
値がカウント・アツプされる。READの場合に
は処理要求CHREQが発行されると、マイクロプ
ロセツサ４のマイクロプログラムの制御により、
入出力バツフア６のデータがサブチヤネル３−ｉ
のバツフア５−ｉを経由してメモリ１に格納され
る。WRITEの場合には処理要求CHREQが発行
されると、マイクロプロセツサ４の制御により、
メモリ１のデータがサブチヤネル３−ｉのバツフ
ア５−ｉを経由して入出力バツフア６に格納され
る。 The input/output buffer 6 is composed of n+1 parts. The requested transfer byte width is set in the byte request register 7. The local counter 8 counts the number of bytes transferred to and from the input/output device 12-i. Byte counter register 9 is set with the value of the byte counter in subchannel 3-i. Comparator 10
When the value of local counter 8 matches the value of byte request register 7, a processing request is sent to the channel (microprogram).
Some issue CHREQ. The subtracter 11 subtracts the value of the local counter 8 from the value of the byte counter register 9 when a processing request CHREQ is issued, and sets this value in the byte counter register 9 again. Every time 1 byte of data is sent to the input/output buffer 6 or every time 1 byte of data is sent from the output buffer 6 to the input/output device 12-i, the count up instruction signal UP becomes "1". The value of local counter 8 is counted up. In the case of READ, when the processing request CHREQ is issued, under the control of the microprogram of the microprocessor 4,
The data of input/output buffer 6 is transferred to subchannel 3-i.
The data is stored in the memory 1 via the buffer 5-i. In the case of WRITE, when a processing request CHREQ is issued, under the control of the microprocessor 4,
Data in memory 1 is stored in input/output buffer 6 via buffer 5-i of subchannel 3-i.
次に第２図の実施例の動作について説明する。
転送バイト幅のｍバイトの入出力装置１２−ｉに
対して起動が掛けられると、マイクロプログラム
は対応するるサブチヤネル３−ｉを確定し、サブ
チヤネル３−ｉの中に保持されている転送バイト
幅ｍをバイト・リクエスト・レジスタ７にセツト
する。同時に、ローカル・カウンタ８の初期化処
理及びバイト・カウンタ・レジスタ９の設定を行
う。入出力装置１２−ｉとの間でデータ転送が行
われると、１バイト転送毎にローカル・カウンタ
８の値がカウント・アツプされ、バイト・リクエ
スト・レジスタ７の値と比較され、一致すると、
マイクロプログラムに対して転送処理要求
CHREQが発行される。また、バイト・カウン
タ・レジスタ９の値は、ローカル・カウンタ８の
値だけ減らされる。マイクロプログラム側では、
処理要求CHREQを認識すると、処理要求
CHREQを発行した入出力装置１２−ｉ及びサブ
チヤネル３−ｉを確定し、サブチヤネル３−ｉ内
のバイト・カウンタ値を参照する。バイト・カウ
ンタ値が入出力装置１２−ｉの転送バイト幅より
小さい場合には新たなバイト・リクエストをバイ
ト・リクエスト・レジスタ７にセツトし、次の転
送の準備を行い、バイト・カウンタ値が入出力装
置１２−ｉの転送バイト幅より大きい場合には入
出力装置１２−ｉの転送バイト幅をバイト・リク
エスト・レジスタ７にセツトし、次の転送の準備
を行う。また、マイクロプログラムは、READ
系コマンドの場合はこれと同時に入出力バツフア
６のデータをサブチヤネル３−ｉのバツフア５−
ｉに格納し、しかる後にメモリ１に送るための処
理を行い、WRITE系コマンドの場合はこれと同
時にメモリ１のデータをサブチヤネル３−ｉのバ
ツフア５−ｉに送り、しかる後に入出力バツフア
６に格納すための処理を行う。さらに、マイクロ
プログラムは、処理要求CHREQが発行される
と、チエインデータ処理等も行う。 Next, the operation of the embodiment shown in FIG. 2 will be explained.
When an input/output device 12-i with a transfer byte width of m bytes is activated, the microprogram determines the corresponding subchannel 3-i and transfers the transfer byte width held in the subchannel 3-i. Set m in byte request register 7. At the same time, the local counter 8 is initialized and the byte counter register 9 is set. When data is transferred to/from the input/output device 12-i, the value of the local counter 8 is counted up every time one byte is transferred, and compared with the value of the byte request register 7, and if they match,
Transfer processing request to microprogram
CHREQ is issued. Also, the value of byte counter register 9 is decremented by the value of local counter 8. On the microprogram side,
When the processing request CHREQ is recognized, the processing request
The input/output device 12-i and subchannel 3-i that issued the CHREQ are determined, and the byte counter value in the subchannel 3-i is referenced. If the byte counter value is smaller than the transfer byte width of the input/output device 12-i, a new byte request is set in the byte request register 7, preparations are made for the next transfer, and the byte counter value is input. If the transfer byte width of the input/output device 12-i is larger than the transfer byte width of the input/output device 12-i, the transfer byte width of the input/output device 12-i is set in the byte request register 7, and preparations are made for the next transfer. Also, the microprogram is READ
In the case of system commands, the data in input/output buffer 6 is transferred to buffer 5- of subchannel 3-i at the same time.
i, and then performs processing to send it to memory 1, and in the case of a WRITE command, simultaneously sends the data in memory 1 to buffer 5-i of subchannel 3-i, and then to input/output buffer 6. Perform processing to store. Furthermore, the microprogram also performs chain data processing and the like when a processing request CHREQ is issued.
以上の説明から明らかなように、本発明によれ
ば、一度の入出力装置との結合で複数バイトのデ
ータ転送を行う場合でも、マイクロプログラム側
の処理が転送開始時か或いは終了時の一度で済む
ため、処理時間を短縮でき、マルチプレクサ・チ
ヤネルの転送能力を向上出来る。
As is clear from the above description, according to the present invention, even when multiple bytes of data are transferred by connecting with an input/output device once, processing on the microprogram side is performed once at the start or end of the transfer. Therefore, the processing time can be reduced and the transfer capacity of the multiplexer channel can be improved.
第１図はマルチプレクサ・チヤネルの概要を示
す図、第２図は本発明の１実施例構成を示す図で
ある。
１…メモリ、２…マルチプレクサ・チヤネル、
３−１と３−２…サブチヤネル、４…マイクロプ
ロセツサ、５−１と５−２…バツフア、６…入出
力バツフア、７…バイト・リクエスト・レジス
タ、８…ローカル・カウンタ、９…バイト・カウ
ンタ・レジスタ、１０…比較器、１１…減算器、
１２−ｉ…入出力装置、１３…ゲート。
FIG. 1 is a diagram showing an overview of a multiplexer channel, and FIG. 2 is a diagram showing the configuration of one embodiment of the present invention. 1...Memory, 2...Multiplexer channel,
3-1 and 3-2...Subchannel, 4...Microprocessor, 5-1 and 5-2...Buffer, 6...I/O buffer, 7...Byte request register, 8...Local counter, 9...Byte request register. Counter register, 10...Comparator, 11...Subtractor,
12-i...input/output device, 13...gate.
Claims (1)
れたサブチヤネルと、 各サブチヤネルに設けられたバツフアと、 入出力装置に接続され、接続された入出力装置
から転送されてきたデータ又は接続された入出力
装置に転送すべきデータを一時的に記憶する入出
力バツフアと、 一回の結合における前記入出力バツフアと入出
力装置間の転送バイト数をカウントするローカ
ル・カウンタと、 結合時の転送バイト数を指定するバイト・リク
エスト・レジスタと、 バイト・カウント値がセツトされるバイト・カ
ウンタ・レジスタと、 前記バイト・リクエスト・レジスタの値と前記
ローカル・レジスタの値とを比較し、両者が一致
した時に処理要求を発行する比較手段と、 前記処理要求が発行された時に前記バイト・カ
ウンタ・レジスタの値をローカル・カウンタの値
だけ減らす減算手段と 前記処理要求が発行された時に、当該処理要求
を処理するプログラム制御の処理手段と を具備し、 前記プログラム制御の処理手段は、前記処理要
求が発行された時のオペレーシヨンがリード・オ
ペレーシヨンであつた場合には、前記入出力バツ
フアとの間でデータ転送を行つた入出力装置に対
応するサブチヤネルのバツフアに前記入出力バツ
フアのデータを転送し、しかる後に当該サブチヤ
ネルのデータを前記メモリに転送するための制御
を行うように構成されている ことを特徴とする入出力システム。 ２ 前記プログラム制御の処理手段は、前記処理
要求が発行された時のオペレーシヨンがライト・
オペレーシヨンの場合には、前記入出力バツフア
との間でデータ転送を行つた入出力装置に対して
次に送るべきデータを、メモリから当該入出力装
置に対応するサブチヤネルのバツフアに転送する
ための処理を行うように構成されている ことを特徴とする請求項１の入出力システム。[Claims] 1. An input/output system comprising a memory, a multiplexer channel, and a plurality of input/output devices, wherein the multiplexer channel is provided corresponding to each of the plurality of input/output devices. connected to the input/output device, and temporarily stores data transferred from the connected input/output device or data to be transferred to the connected input/output device. an input/output buffer, a local counter that counts the number of bytes transferred between the input/output buffer and the input/output device in one connection, a byte request register that specifies the number of bytes transferred during a connection, and a byte count. a byte counter register to which a value is set; a comparison means for comparing the value of the byte request register with the value of the local register and issuing a processing request when the two match; and a program-controlled processing means for processing the processing request when the processing request is issued; If the operation at the time the processing request was issued was a read operation, the control processing means controls the subchannel corresponding to the input/output device that transferred data to/from the input/output buffer. An input/output system characterized in that the input/output system is configured to perform control to transfer data of the input/output buffer to a buffer, and then transfer data of the subchannel to the memory. 2. The program-controlled processing means performs a write operation when the processing request is issued.
In the case of an operation, the next data to be sent to the input/output device that has transferred data to/from the input/output buffer is transferred from memory to the buffer of the subchannel corresponding to the input/output device. The input/output system of claim 1, wherein the input/output system is configured to perform processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033984A JPS6182261A (en) | 1984-09-11 | 1984-09-11 | Transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19033984A JPS6182261A (en) | 1984-09-11 | 1984-09-11 | Transfer control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182261A JPS6182261A (en) | 1986-04-25 |
| JPH0353662B2 true JPH0353662B2 (en) | 1991-08-15 |
Family
ID=16256547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19033984A Granted JPS6182261A (en) | 1984-09-11 | 1984-09-11 | Transfer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182261A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466766A (en) * | 1987-09-08 | 1989-03-13 | Nec Corp | Output data production/output system for asynchronous output |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134435A (en) * | 1979-04-04 | 1980-10-20 | Fujitsu Ltd | Channel transfer control system |
-
1984
- 1984-09-11 JP JP19033984A patent/JPS6182261A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134435A (en) * | 1979-04-04 | 1980-10-20 | Fujitsu Ltd | Channel transfer control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182261A (en) | 1986-04-25 |
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