JPH0352432A - 自己同期型スクランブラ機能確認回路 - Google Patents
自己同期型スクランブラ機能確認回路Info
- Publication number
- JPH0352432A JPH0352432A JP1188149A JP18814989A JPH0352432A JP H0352432 A JPH0352432 A JP H0352432A JP 1188149 A JP1188149 A JP 1188149A JP 18814989 A JP18814989 A JP 18814989A JP H0352432 A JPH0352432 A JP H0352432A
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- JP
- Japan
- Prior art keywords
- circuit
- self
- scrambler
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通信装置のデータの送受信に使用される自己同期型スク
ランプラ回路の機能確認回路に関し、治具上の自己同期
型スクランプラ回路のレジスタの初期値が異なる場合で
も、ＬＳＩ回路内に設けた自己同期型スクランブラ回路
の機能の確認が行える自己同期型スクランブラ機能確認
回路を提供することを目的とし、 治具上に設けられ、データを出力するデータ発生部と、
データ発生部の出力のデータを分岐した一方を入力して
ＰＮパターン発生回路の出力との排他的論理和を求めて
出力するゲート回路と、ゲート回路の出力を人力してＰ
Ｎパターンを求めるＰＮパターン発生回路とからなり、
データ発生部からの入力データをスクランブルして出力
する第１の自己同期型スクランブラ回路と、ＬＳＩ回路
に設けられて、データ発生部の出力を分岐した他方を入
力してデータをスクランブルして出力する第２の自己同
期型スクランプラ回路の出力、及び第１の自己同期型ス
クランブラ回路の出力を入力し、両者を比較して一致を
検出する一致検出回路とを有する自己同期型スクランブ
ラ機能１ｉ１！認回路において、第１の自己同期型スク
ランブラ回路のゲート回路とＰＮパターン発生回路の間
に挿入され、ゲート回路及び第２の自己同期型スクラン
ブラ回路の出力を入力して、一致検出回路の出力の制御
信号により一致検出回路において第ｌ及び第２の自己同
期型スクランブラ回路の出力が一致した時にはゲート回
路からの入力を出力し、不一致の時には第２の自己同期
型スクランブラ回路からの入力を出力する選択回路を設
けて構或する。
ランプラ回路の機能確認回路に関し、治具上の自己同期
型スクランプラ回路のレジスタの初期値が異なる場合で
も、ＬＳＩ回路内に設けた自己同期型スクランブラ回路
の機能の確認が行える自己同期型スクランブラ機能確認
回路を提供することを目的とし、 治具上に設けられ、データを出力するデータ発生部と、
データ発生部の出力のデータを分岐した一方を入力して
ＰＮパターン発生回路の出力との排他的論理和を求めて
出力するゲート回路と、ゲート回路の出力を人力してＰ
Ｎパターンを求めるＰＮパターン発生回路とからなり、
データ発生部からの入力データをスクランブルして出力
する第１の自己同期型スクランブラ回路と、ＬＳＩ回路
に設けられて、データ発生部の出力を分岐した他方を入
力してデータをスクランブルして出力する第２の自己同
期型スクランプラ回路の出力、及び第１の自己同期型ス
クランブラ回路の出力を入力し、両者を比較して一致を
検出する一致検出回路とを有する自己同期型スクランブ
ラ機能１ｉ１！認回路において、第１の自己同期型スク
ランブラ回路のゲート回路とＰＮパターン発生回路の間
に挿入され、ゲート回路及び第２の自己同期型スクラン
ブラ回路の出力を入力して、一致検出回路の出力の制御
信号により一致検出回路において第ｌ及び第２の自己同
期型スクランブラ回路の出力が一致した時にはゲート回
路からの入力を出力し、不一致の時には第２の自己同期
型スクランブラ回路からの入力を出力する選択回路を設
けて構或する。
本発明は、通信装置のデータの送受信に使用される自己
同期型スクランブラ回路の機能確認回路の改良に関する
ものである。
同期型スクランブラ回路の機能確認回路の改良に関する
ものである。
通信装置の受信側で使用されるクロツク抽出回路におい
て、データに“０″が連続するとクロックの抽出が出来
なくなる。このため、データに周知のＰＮパターンを挿
入してスクランブルさせて００″の連続を防止するよう
にしている，この際、治具上の自己同期型スクランプラ
回路のレジスタの初期値が異なる場合でも、ＬＳＩ回路
内に設けた自己同期型スクランブラ回路の機能確認が行
える自己同期型スクランブラ機能確認回路が要望されて
いる。
て、データに“０″が連続するとクロックの抽出が出来
なくなる。このため、データに周知のＰＮパターンを挿
入してスクランブルさせて００″の連続を防止するよう
にしている，この際、治具上の自己同期型スクランプラ
回路のレジスタの初期値が異なる場合でも、ＬＳＩ回路
内に設けた自己同期型スクランブラ回路の機能確認が行
える自己同期型スクランブラ機能確認回路が要望されて
いる。
第３図は一例の自己同期型スクランブラ回路の構戒を示
すブロック図である。
すブロック図である。
第４図は従来例のスクランブラ機能確認回路の構戒を示
すブロック図である。
すブロック図である。
フレームの概念がないデータの送受を行う装置に使用さ
れるスクランプラ回路、いわゆる自己同期型スクランブ
ラ回路の構或を第３図に示す。
れるスクランプラ回路、いわゆる自己同期型スクランブ
ラ回路の構或を第３図に示す。
ＬＳＩ回路内に設けた自己同期型スクランブラ回路の機
能を確認する場合、第４図に示すように治具９に、ＬＳ
Ｉ回路内に設けた自己同期型のスクランブラ回路５と同
一の自己同期型のスクランブラ回路７を設け、同じ治具
９に設けたデータ発生部６の出力のデータを分岐してス
クランブラ回路５及び７に入力する。そしてスクランプ
ラ回路５及び７においてスクランブルされた出力を一致
検出回路８に加え、両者の比較を行い一致又は不一致を
検出する。
能を確認する場合、第４図に示すように治具９に、ＬＳ
Ｉ回路内に設けた自己同期型のスクランブラ回路５と同
一の自己同期型のスクランブラ回路７を設け、同じ治具
９に設けたデータ発生部６の出力のデータを分岐してス
クランブラ回路５及び７に入力する。そしてスクランプ
ラ回路５及び７においてスクランブルされた出力を一致
検出回路８に加え、両者の比較を行い一致又は不一致を
検出する。
そして一致した場合にはＬＳＩ回路内に設けたスクラン
ブラ回路５の動作が正常と判断し、不一致の場合にはＬ
ＳＩ内に設けたスクランブラ回路５の機能が正常に動作
していないと判断する。このようにして自己同期型スク
ランブラ回路の機能の確認を行っていた。
ブラ回路５の動作が正常と判断し、不一致の場合にはＬ
ＳＩ内に設けたスクランブラ回路５の機能が正常に動作
していないと判断する。このようにして自己同期型スク
ランブラ回路の機能の確認を行っていた。
しかしながら上述の機能確認回路においては、第５図（
ａ）、（ロ）に示すように同じデータを入力しても、治
具上のスクランブラ回路のレジスタの初期値（Ｑｌ−（
Ｌ）が異なるとスクランブルされた出力は異なる結果と
なってしまい、ＬＳＩ回路内に設けた自己同期型スクラ
ンブラ回路の機能の確認ができないという問題点があっ
た。
ａ）、（ロ）に示すように同じデータを入力しても、治
具上のスクランブラ回路のレジスタの初期値（Ｑｌ−（
Ｌ）が異なるとスクランブルされた出力は異なる結果と
なってしまい、ＬＳＩ回路内に設けた自己同期型スクラ
ンブラ回路の機能の確認ができないという問題点があっ
た。
したがって本発明の目的は、治具上の自己同期型スクラ
ンブラ回路のレジスタの初期値が異なる場合でも、ＬＳ
Ｉ回路内に設けた自己同期型スクランプラ回路の機能の
確認が行える自己同期型スクランプラ機能ｉ認回路を提
供することにある。
ンブラ回路のレジスタの初期値が異なる場合でも、ＬＳ
Ｉ回路内に設けた自己同期型スクランプラ回路の機能の
確認が行える自己同期型スクランプラ機能ｉ認回路を提
供することにある。
上記問題点は第１図に示す回路構戒によって解決される
。
。
即ち第ｌ図において、治具上に設けられ、データを出力
するデータ発生部６００と、データ発生部６００の出力
のデータを分岐した一方を入力してＰＮパターン発生回
路４００の出力との排他的論理和を求めて出力するゲー
ト回路１１０と、ゲート回路の出力を入力してＰＮパタ
ーンを求めるＰＮパターン発生回路４００とからなり、
データ発生部からの入力データをスクランブルして出力
する第１の自己同期型スクランブラ回路７００と、ＬＳ
Ｉ回路に設けられて、データ発生部６００の出力を分岐
した他方を入力してデータをスクランブルして出力する
第２の自己同期型スクランブラ回路５００の出力、及び
第１の自己同期型スクランブラ回路７００の出力を入力
し、両者を比較して一致を検出する一致検出回路８００
とを有する自己同期型スクランプラ機能確認回路におい
て、 １００は第１の自己同期型スクランブラ回路７００のゲ
ート回路とＰＮパターン発生回路の間に設けられ、ゲー
ト回路及び第２の自己同期型スクランプラ回路の出力を
入力して、一致検出回路の出力の制御信号により一致検
出回路において第１及び第２の自己同期型スクランブラ
回路５００ 、７００の出力が一致した時にはゲート回
路からの入力を出力し、不一致の時には第２の自己同期
型スクランプラ回路からの入力を出力する選択回路であ
る。
するデータ発生部６００と、データ発生部６００の出力
のデータを分岐した一方を入力してＰＮパターン発生回
路４００の出力との排他的論理和を求めて出力するゲー
ト回路１１０と、ゲート回路の出力を入力してＰＮパタ
ーンを求めるＰＮパターン発生回路４００とからなり、
データ発生部からの入力データをスクランブルして出力
する第１の自己同期型スクランブラ回路７００と、ＬＳ
Ｉ回路に設けられて、データ発生部６００の出力を分岐
した他方を入力してデータをスクランブルして出力する
第２の自己同期型スクランブラ回路５００の出力、及び
第１の自己同期型スクランブラ回路７００の出力を入力
し、両者を比較して一致を検出する一致検出回路８００
とを有する自己同期型スクランプラ機能確認回路におい
て、 １００は第１の自己同期型スクランブラ回路７００のゲ
ート回路とＰＮパターン発生回路の間に設けられ、ゲー
ト回路及び第２の自己同期型スクランプラ回路の出力を
入力して、一致検出回路の出力の制御信号により一致検
出回路において第１及び第２の自己同期型スクランブラ
回路５００ 、７００の出力が一致した時にはゲート回
路からの入力を出力し、不一致の時には第２の自己同期
型スクランプラ回路からの入力を出力する選択回路であ
る。
第１図において、選択回路１（１０にゲート回路１１０
及びＬＳＩ回路に設けられた第２の自己同期型スクラン
ブラ回路５００の出力を入力する。そして、一致検出回
路８００において第１及び第２の自己同期型スクランブ
ラ回路５００ 、７００の出力が一致した時には、選択
回路１００において一致検出回路８ｏＯの出力の制御信
号により、ゲート回路１１０からの入力を出力する。
及びＬＳＩ回路に設けられた第２の自己同期型スクラン
ブラ回路５００の出力を入力する。そして、一致検出回
路８００において第１及び第２の自己同期型スクランブ
ラ回路５００ 、７００の出力が一致した時には、選択
回路１００において一致検出回路８ｏＯの出力の制御信
号により、ゲート回路１１０からの入力を出力する。
又、不一致の時にはＬＳＩ回路に設けられた第２の自己
同期型スクランブラ回路５００からの入力を出力する。
同期型スクランブラ回路５００からの入力を出力する。
そしてこの出力を治具上のＰＮパターン発生回路４００
に入力する。
に入力する。
この結果、ＬＳＩ回路に設けられた第２の自己同期型ス
クランブラ回路５００と治具上の第１の自己同期型スク
ランプラ回路７００の機能が等しければ、以後一致検出
回路８００の出力の検出結果は一致する。
クランブラ回路５００と治具上の第１の自己同期型スク
ランプラ回路７００の機能が等しければ、以後一致検出
回路８００の出力の検出結果は一致する。
この結果、第１の自己同期型スクランブラ回路のレジス
タの初期値が異なる場合でも、ＬＳＩ内部の第２の自己
同期型スクランブラ回路の機能の確認を行うことができ
る。
タの初期値が異なる場合でも、ＬＳＩ内部の第２の自己
同期型スクランブラ回路の機能の確認を行うことができ
る。
第２図は本発明の実施例の回路の構戒を示すブロック図
である． 全図を通じて同一符号は同一対象物を示す。
である． 全図を通じて同一符号は同一対象物を示す。
第２図において、データ発生部６の出力のデータを分岐
してＬＳＩ回路内に設けたスクランブラ回路５及び治具
９′上のスクランブラ回路７内の排他的論理和回路（以
下ＥＸＣ ＯＲ回路と称する）ｌの一方の人力端子に入
力する。そしてスクランブラ回路５の出力及びＨＸＣ
ＯＲ回路１（即ちスクランプラ回路７）の出力を一致検
出回路８に加えるとともに、選択回路（以下ＳＥＬと称
する）１０に加える。
してＬＳＩ回路内に設けたスクランブラ回路５及び治具
９′上のスクランブラ回路７内の排他的論理和回路（以
下ＥＸＣ ＯＲ回路と称する）ｌの一方の人力端子に入
力する。そしてスクランブラ回路５の出力及びＨＸＣ
ＯＲ回路１（即ちスクランプラ回路７）の出力を一致検
出回路８に加えるとともに、選択回路（以下ＳＥＬと称
する）１０に加える。
一致検出回路８において、それぞれのスクランプラ回路
の出力を比較し、一致の検出を行う。
の出力を比較し、一致の検出を行う。
今、一致検出回路８において比較の結果両者が不一致の
時には、Ｓｔ！ＬＩＯの人力を切り替えるための制御信
号をＳＢＬＩＯに向けて出力する。そしてＳＥＬＩＯに
おいて入力をＥＸＣ ＯＲ回路ｌの出力側から、ＬＳＩ
回路内に設けたスクランプラ回路５の出力側に切り替え
る。そして、治具９゛上のスクランブラ回路７内のＰＮ
パターン発生回路４のフリップフロップ（以下Ｆｌ２と
称する）２−１〜２−７からなるレジスタにＬＳＩ回路
内に設けたスクランプラ回路５の出力を入力し、レジス
タの値（今の場合７ビットからなる）を両者で等しくす
る。
時には、Ｓｔ！ＬＩＯの人力を切り替えるための制御信
号をＳＢＬＩＯに向けて出力する。そしてＳＥＬＩＯに
おいて入力をＥＸＣ ＯＲ回路ｌの出力側から、ＬＳＩ
回路内に設けたスクランプラ回路５の出力側に切り替え
る。そして、治具９゛上のスクランブラ回路７内のＰＮ
パターン発生回路４のフリップフロップ（以下Ｆｌ２と
称する）２−１〜２−７からなるレジスタにＬＳＩ回路
内に設けたスクランプラ回路５の出力を入力し、レジス
タの値（今の場合７ビットからなる）を両者で等しくす
る。
この結果、ＬＳＩ回路内に設けたスクランプラ回路５と
治具９゛上のスクランブラ回路７の機能が等しければ、
以後一致検出回路８の出力の検出結果は一致する。
治具９゛上のスクランブラ回路７の機能が等しければ、
以後一致検出回路８の出力の検出結果は一致する。
この結果、治具上の自己同期型スクランプラ回路のレジ
スタの初期値が異なる場合でも、ＬＳＩ回路内に設けた
自己同期型スクランプラ回路の機能の確認を行うことが
できる。
スタの初期値が異なる場合でも、ＬＳＩ回路内に設けた
自己同期型スクランプラ回路の機能の確認を行うことが
できる。
以上説明したように本発明によれば、治具上の自己同期
型スクランプラ回路のレジスタの初期値が異なる場合で
も、ＬＳＩ回路内に設けた自己同期型スクランブラ回路
の機能の確認を行うことができる。
型スクランプラ回路のレジスタの初期値が異なる場合で
も、ＬＳＩ回路内に設けた自己同期型スクランブラ回路
の機能の確認を行うことができる。
第ｌ図は本発明の原理図、
第２図は本発明の実施例の回路の構威を示すブロック図
、 第３図は一例の自己同期型スクランプラ回路の構或を示
すブロック図、 第４図は従来例のスクランブラ機能確認回路の構或を示
すブロック図、 第５図は一例のレジスタの初期状態が異なる場合のスク
ランブル結果の比較を示す図 である． 図において １００は選択回路 を示す。 ＃ｌｌｉｓ月ｒ＞／ｆ．理富コ 冨１図 第 斗 Ｅ （（１） ０７） 冨 ５ 図
、 第３図は一例の自己同期型スクランプラ回路の構或を示
すブロック図、 第４図は従来例のスクランブラ機能確認回路の構或を示
すブロック図、 第５図は一例のレジスタの初期状態が異なる場合のスク
ランブル結果の比較を示す図 である． 図において １００は選択回路 を示す。 ＃ｌｌｉｓ月ｒ＞／ｆ．理富コ 冨１図 第 斗 Ｅ （（１） ０７） 冨 ５ 図
Claims (1)
- 【特許請求の範囲】 治具上に設けられ、データを出力するデータ発生部（６
００）と、該データ発生部（６００）の出力のデータを
分岐した一方を入力してＰＮパターン発生回路（４００
）の出力との排他的論理和を求めて出力するゲート回路
（１１０）及び該ゲート回路の出力を入力してＰＮパタ
ーンを求めるＰＮパターン発生回路（４００）からなり
、該データ発生部からの入力データをスクランブルして
出力する第１の自己同期型スクランブラ回路（７００）
と、ＬＳＩ回路に設けられて、データ発生部（６００）
の出力を分岐した他方を入力して該データをスクランブ
ルして出力する第２の自己同期型スクランブラ回路（５
００）の出力、及び該第１の自己同期型スクランブラ回
路（７００）の出力を入力し、両者を比較して一致を検
出する一致検出回路（８００）とを有する自己同期型ス
クランブラ機能確認回路において、 該第１の自己同期型スクランブラ回路（７００）のゲー
ト回路とＰＮパターン発生回路の間に挿入され、該ゲー
ト回路及び該第２の自己同期型スクランブラ回路の出力
を入力して、該一致検出回路の出力の制御信号により該
一致検出回路において該第１及び第２の自己同期型スク
ランブラ回路（５００、７００）の出力が一致した時に
は該ゲート回路からの入力を出力し、不一致の時には該
第２の自己同期型スクランブラ回路からの入力を出力す
る選択回路（１００）を設けたことを特徴とする自己同
期型スクランブラ機能確認回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188149A JPH0352432A (ja) | 1989-07-20 | 1989-07-20 | 自己同期型スクランブラ機能確認回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188149A JPH0352432A (ja) | 1989-07-20 | 1989-07-20 | 自己同期型スクランブラ機能確認回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352432A true JPH0352432A (ja) | 1991-03-06 |
Family
ID=16218610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188149A Pending JPH0352432A (ja) | 1989-07-20 | 1989-07-20 | 自己同期型スクランブラ機能確認回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
-
1989
- 1989-07-20 JP JP1188149A patent/JPH0352432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
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