JPH0350823A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に電極材料
として広く使われている多結晶シリコンの形成方法に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for forming polycrystalline silicon, which is widely used as an electrode material.
従来、この種の半導体装置では、エミッタ。 Conventionally, in this type of semiconductor device, the emitter.
ベース、コレクタ引き出し電極は減圧化学気相成長装置
などを用いて、多結晶シリコンをシリコン基板上、シリ
コン・エピタキシャル膜、シリコン酸化膜、シリコン窒
化膜上に成長させていた。The base and collector lead-out electrodes were grown using a low-pressure chemical vapor deposition system, etc., on polycrystalline silicon substrates, silicon epitaxial films, silicon oxide films, and silicon nitride films.
上述した従来の半導体装置では、シリコン基板上又はシ
リコン酸化膜、シリコン窒化膜上に減圧化学気相成長装
置などを用いて、約６００℃〜６８０℃の成長温度で多
結晶シリコンを成長させ、さらにこの多結晶シリコンに
イオン注入法又は拡散法又は多結晶シリコン成長時に不
純物をドーフする方法などのいずれかを用いて不純物を
導入し、熱処理を行ってエミッタ、ベース、コレクタ引
キ出し電極を形成しているので、エミッタ、ベース、コ
レクタ引き出し電極用多結晶シリコン中の不純物の活性
化及びエミッタ形成のための熱処理は、抵抗や、エミッ
タ、ベース深さとも関係あり、かなり制約をうけた条件
となっている。In the conventional semiconductor device described above, polycrystalline silicon is grown on a silicon substrate, a silicon oxide film, or a silicon nitride film at a growth temperature of about 600°C to 680°C using a low-pressure chemical vapor deposition apparatus, and then Impurities are introduced into this polycrystalline silicon using either an ion implantation method, a diffusion method, or a method of doping impurities during polycrystalline silicon growth, and heat treatment is performed to form emitter, base, and collector extraction electrodes. Therefore, the activation of impurities in the polycrystalline silicon for the emitter, base, and collector lead-out electrodes and the heat treatment for forming the emitter are related to the resistance and the depth of the emitter and base, and the conditions are quite restricted. ing.
たとえば、従来のエミッタ引き出し電極用多結晶シリコ
ンの一例をあげると、不純物としてヒ素を加速電圧７０
Ｋ ｅ Ｖ 、 ドース１． ＯＸ １０ ”ｃｍ
−２の条件でイオン注入し、窒素雰囲気中で９００℃、
２０分の熱処理を行った場合のエミッタ電極用多結晶シ
リコンの比抵抗は、約７．０〜９．５×１０−３Ω−国
程度と高く、また、ベースの深さは約０．３５μｍ、エ
ミッタ深さは０．１５μｍ程度となっており、従来の多
結晶シリコンを用いる限り、エミッタ、ベース、コレク
タ引き出し電極用多結晶シリコンの抵抗を下げるために
は、さらに長時間又は高温熱処理などを行う必要がある
。このたメ、エミッタ、ベース、コレクタ引き出しｔｔ
ｆｆｉ用多結晶シリコンの低抵抗化と、エミッタ深さや
ベース深さを浅く制御することとはデバイス特性上、ト
レード・オフの関係にあり、上記要素を両立させるには
困難な状況にあった。For example, to give an example of conventional polycrystalline silicon for emitter extraction electrodes, arsenic is added as an impurity at an accelerating voltage of 70°C.
K e V , Dose 1. OX 10”cm
Ion implantation was performed under the conditions of −2, 900°C in a nitrogen atmosphere,
The specific resistance of the polycrystalline silicon for the emitter electrode after 20 minutes of heat treatment is as high as about 7.0 to 9.5 x 10-3Ω, and the base depth is about 0.35 μm. The emitter depth is approximately 0.15 μm, and as long as conventional polycrystalline silicon is used, further long-term or high-temperature heat treatment is required to lower the resistance of the polycrystalline silicon for the emitter, base, and collector extraction electrodes. There is a need. This item, emitter, base, collector drawer tt
There is a trade-off relationship between reducing the resistance of polycrystalline silicon for ffi and controlling the emitter depth and base depth to be shallow in terms of device characteristics, and it has been difficult to achieve both of the above factors.
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、シリコン基板上又は
シリコン酸化膜上に減圧化学気相成長装置又はプラズマ
化学気相成長装置又はスパッタ薄膜成長装置又は超高真
空電子線加熱蒸着装置又は分子線エピタキシャル成長装
置等を用いて、エミッタ及びベース引き出し電極用とし
て、ノン・ドープのアモルファス・シリコンを成長させ
る工程と、次にこのアモルファス・シリコンにシリコン
のイオン注入を行い、比較的低温（７００℃以下）で熱
処理（例えば、窒素雰囲気又はそれに準する不活性ガス
雰囲気又は水素雰囲気又は真空雰囲気中で熱処理）シ、
アモルファス・シリコンの結晶化を行う工程とを有して
いる。[Means for Solving the Problems] The method for manufacturing a semiconductor device of the present invention includes a method for manufacturing a semiconductor device on a silicon substrate or a silicon oxide film using a low pressure chemical vapor deposition apparatus, a plasma chemical vapor deposition apparatus, a sputter thin film growth apparatus, or an ultra-high vacuum. A step of growing non-doped amorphous silicon for emitter and base extraction electrodes using an electron beam heating evaporation device or a molecular beam epitaxial growth device, and then implanting silicon ions into this amorphous silicon. Heat treatment at a relatively low temperature (700°C or less) (for example, heat treatment in a nitrogen atmosphere or a similar inert gas atmosphere, a hydrogen atmosphere, or a vacuum atmosphere);
The process includes a step of crystallizing amorphous silicon.
上述した従来の半導体装置の製造方法では、シリコン基
板上又はシリコン酸化膜上、シリコン窒化膜上に多結晶
シリコンを成長させ、不純物をドープし、ベース、エミ
ッタ、コレクタ引き出し電極を形成していたのに対し、
本発明では、シリコン基板又はシリコン酸化膜、シリコ
ン窒化膜上にアモルファス・シリコンを成長させ、シリ
コンのイオン注入を行い、比較的低温（７００℃以下）
で熱処理し、従来の多結晶シリコンよりも結晶粒の大き
い又は局部的に単結晶化しているアモルファス・シリコ
ン結晶化多結晶シリコンを形成し、こｈをエミッタ、ベ
ース、コレクタの引き出し電極として用いる。In the conventional semiconductor device manufacturing method described above, polycrystalline silicon is grown on a silicon substrate, a silicon oxide film, or a silicon nitride film, doped with impurities, and base, emitter, and collector extraction electrodes are formed. For,
In the present invention, amorphous silicon is grown on a silicon substrate, a silicon oxide film, or a silicon nitride film, and silicon ions are implanted at a relatively low temperature (700°C or less).
Amorphous silicon crystallized polycrystalline silicon, which has larger crystal grains than conventional polycrystalline silicon or is locally single-crystalline, is formed by heat treatment, and this is used as the emitter, base, and collector extraction electrodes.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明のアモルファス・シリコンから形成した
ベース及びエミッタの引き出し電極用多結晶シリコンを
用いたバイポーラＩＣの一実施例である。１０１はＰ型
シリコン基板１０２はＰ型シリコン基板１０１の表面に
形成された埋め込み層、１０３は埋め込み層１０２の上
に形成されたＮエピタキシャル層である。１０４は素子
分離のためのシリコン酸化膜、１０５はシリコン窒化膜
、１０６はベースのＰ＋層、１０７はアモルファス・シ
リコンから形成したベースの引き出し電極用Ｐ＋多結晶
シリコン、１０８はＮ＋エミッタ１、ｔｏ９はアモルフ
ァス・シリコンかう形成したエミッタ引き出し電極用Ｎ
＋多結晶シリコン。FIG. 1 shows an embodiment of a bipolar IC using polycrystalline silicon for base and emitter extraction electrodes formed from amorphous silicon according to the present invention. 101 is a buried layer formed on the surface of the P-type silicon substrate 102, and 103 is an N epitaxial layer formed on the buried layer 102. 104 is a silicon oxide film for element isolation, 105 is a silicon nitride film, 106 is a P+ layer of the base, 107 is P+ polycrystalline silicon for the extraction electrode of the base formed from amorphous silicon, 108 is N+ emitter 1, and to9 is N for emitter extraction electrode formed using amorphous silicon
+ Polycrystalline silicon.
１１０はシリコン酸化膜、１１１にはメタルが表示され
ている。多結晶シリコン１０７，１０９＆！ノンドープ
のアモルファス・シリコンを減圧化学気相成長装置でＳ
ｉＨ４を原料ガスに用いて、５７０℃で膜厚２０００人
成長させた後、シリコンのイオン注入を加速電圧８０Ｋ
ｅＶ、−ドース１．ＯＸ １０ ”Ｃｍ−”の条件で、
イオン注入し、多結晶シリコン７の場合はさらにポロン
を加速電圧７０Ｋ ｅ Ｖ 、 ドース１．０Ｘ１０
”ｃｍ−２の条件で、多結晶シリコン９の場合はシリコ
ンイオン注入の他にさらにヒ素を加速電圧７０ＫｅＶ、
ドース２，０×１０ ”ｃｍ−２の条件でそれぞれ
イオン注入した後、６００℃の窒素雰囲気中で１２時間
の熱処理を行い、アモルファス・シリコンから結晶化さ
せた多結晶シリコンを形成している。以上の方法を用い
て形成した多結晶シリコンの抵抗は、エミッタ電極部、
ベース引き出し電極部とも約５０Ω／口以下である。110 is a silicon oxide film, and 111 is a metal. Polycrystalline silicon 107, 109 &! Non-doped amorphous silicon is grown using a low pressure chemical vapor deposition system.
After growing a film with a thickness of 2000 at 570°C using iH4 as the source gas, silicon ion implantation was performed at an accelerating voltage of 80K.
eV, -dose 1. Under the condition of OX 10 "Cm-",
Ions are implanted, and in the case of polycrystalline silicon 7, poron is further accelerated at a voltage of 70K e V and a dose of 1.0X10.
In the case of polycrystalline silicon 9, in addition to silicon ion implantation, arsenic was added at an accelerating voltage of 70 KeV under the condition of ``cm-2''.
After ion implantation at a dose of 2.0 x 10'' cm-2, heat treatment was performed for 12 hours in a nitrogen atmosphere at 600°C to form polycrystalline silicon crystallized from amorphous silicon. The polycrystalline silicon resistor formed using the above method has an emitter electrode section,
Both the base lead-out electrode portions have a resistance of about 50 Ω/mouth or less.
第２図は本発明の他の実施例を説明するための縦断面図
である。第２図は本発明をパイ−ＣＭＯＳＩＣに適用し
た例である。２０１はＰ型シリコン基板、２０２はＮ＋
埋込層、２０３はＰ＋埋込層。FIG. 2 is a longitudinal sectional view for explaining another embodiment of the present invention. FIG. 2 is an example in which the present invention is applied to a pi-CMOSIC. 201 is a P-type silicon substrate, 202 is an N+
The buried layer 203 is a P+ buried layer.
２０４はＮ−エピタキシャル層、２０５はＰｆｆｔ（ベ
ース）、２０６はＮ＋層（エミッタ）、２０７はＮウェ
ル、２０８はＮ＋層、２０９はＮ−エピタキシャル層、
２１０はＮウェル、２１１はＰ＋層。204 is an N-epitaxial layer, 205 is a Pfft (base), 206 is an N+ layer (emitter), 207 is an N-well, 208 is an N+ layer, 209 is an N-epitaxial layer,
210 is an N well, and 211 is a P+ layer.
２１２は５ｉＣｈ、２１３はＢＰＳＧ、２１４はアモル
ファス・シリコンから形成したエミッタの引き出し電極
用多結晶シリコン、２１５はアモルファス・シリコンか
ら形成したコレクタの引き出し電極用多結晶シリコン、
２１６はアモルファス・シリコンから形成したゲート電
極用多結晶シリコン、２１７はアルミニウムを示してい
る。この実施例では、バイポーラトランジスタ部のエミ
ッタ及びコレクタの引き出し電極用多結晶シリコンの低
抵抗化やエミッタ接合深さを従来よりも浅くすることが
できる利点がある。例えば、従来のエミッタ形成条件と
してエミッタの引き出し電極用多結晶シリコンを減圧化
学気相成長装置で成長温度６５０℃、ＳｉＨ４を原料ガ
スとして膜厚０，２５μｍ堆積し、不純物としてヒ素の
イオン注入を加速電圧７０Ｉ（ｅＶ、 ドース１．
ＯＸ １０ ”ｃｍ”−２で行い、不純物活性化の熱処
理を窒素雰囲気中で９５０℃、３０分の条件で行うと、
エミッタ引き出し電極用多結晶シリコンの層抵抗は約３
００Ω／口で、エミッタ結合深さは、０．２μｍである
のに対し、エミッタの引き出し電極用多結晶シリコンの
形成方法を初めにノン・ドープのアモルファス・シリコ
ンを減圧化学気相成長装置でＳ ｉＨ４を原料ガスとし
て成長温度５７０℃で膜厚０．２５μｍ堆積し、次にシ
リコンのイオン注入を加速電圧８０Ｋ ｅ Ｖ 、
ドース１． ＯＸ １０ ”ｃｍ−２の条件で行い、さ
らに窒素雰囲気中で６００℃、１２時間の熱処理をした
後、上°述した従来方法と同一の不純物ドープ及び活性
化の熱処理を行うことにより、エミッタの引き出し電極
用多結晶シリコンの層抵抗は、約５０Ω／口、エミッタ
接合深さも０．１〜０４１５μｍと大幅に改善できる利
点がある。212 is 5iCh, 213 is BPSG, 214 is polycrystalline silicon for the emitter extraction electrode formed from amorphous silicon, 215 is polycrystalline silicon for the collector extraction electrode formed from amorphous silicon,
Reference numeral 216 indicates polycrystalline silicon for the gate electrode formed from amorphous silicon, and reference numeral 217 indicates aluminum. This embodiment has the advantage that the resistance of the polycrystalline silicon for the emitter and collector extraction electrodes of the bipolar transistor section can be lowered and the emitter junction depth can be made shallower than before. For example, under the conventional emitter formation conditions, polycrystalline silicon for the emitter extraction electrode is deposited to a thickness of 0.25 μm using a low-pressure chemical vapor deposition apparatus at a growth temperature of 650°C using SiH4 as a source gas, and ion implantation of arsenic as an impurity is accelerated. Voltage 70I (eV, dose 1.
OX 10 "cm"-2 and heat treatment for impurity activation at 950°C for 30 minutes in a nitrogen atmosphere,
The layer resistance of polycrystalline silicon for the emitter extraction electrode is approximately 3
00Ω/hole, and the emitter coupling depth is 0.2 μm.In contrast, the method for forming polycrystalline silicon for the emitter extraction electrode was first performed using undoped amorphous silicon in a low-pressure chemical vapor deposition apparatus. A film with a thickness of 0.25 μm was deposited at a growth temperature of 570°C using iH4 as a source gas, and then silicon ion implantation was performed at an accelerating voltage of 80 K e V.
Dose 1. The emitter was heated under the conditions of OX 10"cm-2, and then heat treated for 12 hours at 600°C in a nitrogen atmosphere, followed by the same impurity doping and activation heat treatment as in the conventional method described above. The layer resistance of the polycrystalline silicon for the extraction electrode is approximately 50 Ω/hole, and the emitter junction depth is 0.1 to 0415 μm, which has the advantage of being significantly improved.
以上、説明した様に本発明は従来の半導体朶五で用いら
れているエミッタやベースやコレクタの引き出し電極用
の多結晶シリコンを、薄膜形成時にアモルファス・シリ
コンを成長させ、この後、シリコンのイオン注入と低温
熱処理（７００℃以下）を行うことにより、従来の多結
晶シリコンよりも巨大な結晶粒をもつ、又は局所的に単
結晶化した多結晶シリコンが形成されるため、エミッタ
、ベース、コレクターの引き出し電極用多結晶シリコン
の抵抗が、従来よりも低抵抗化できる。As explained above, the present invention grows polycrystalline silicon for the emitter, base, and collector extraction electrodes used in conventional semiconductor devices when forming a thin film, and then grows silicon ions. By performing implantation and low-temperature heat treatment (below 700°C), polycrystalline silicon with larger grains than conventional polycrystalline silicon or locally monocrystalline silicon is formed. The resistance of the polycrystalline silicon for the extraction electrode can be lowered than before.
また、エミッタ電極用多結晶シリコン膜を介しての不純
物拡散によるエミッタ接合形成方法を行う場合、従来の
多結晶シリコンでは結晶粒が小さいため多くの結晶粒界
が存在し、エミッタ結合形成のための熱処理により、不
純物がシリコン・単結晶側へ深く拡散し、浅いエミッタ
結合を形成するのに不利であった。これに対し、上述し
た方法縛
による多結晶シリコンを用いて、エミッタの引き出し電
極を形成することにより、エミッタの引き出し電極部は
欠陥は含むものの、はぼ単結晶化するため、結晶粒界を
通しての速い不純物の拡散という現象は抑制され、従来
の多結晶シリコンに比べて、シリコン単結晶側への不純
物の拡散が遅くなり、デバイス性能を高めるために必要
な浅いニミッタ接合形成ができる、などの効果がある。Furthermore, when forming an emitter junction by diffusing impurities through a polycrystalline silicon film for emitter electrodes, conventional polycrystalline silicon has small crystal grains, so there are many grain boundaries. The heat treatment causes impurities to diffuse deeply into the silicon/single crystal side, which is disadvantageous for forming a shallow emitter bond. On the other hand, by forming the emitter extraction electrode using polycrystalline silicon according to the method described above, the emitter extraction electrode part is almost single-crystal although it contains defects, so that The phenomenon of fast impurity diffusion is suppressed, and compared to conventional polycrystalline silicon, the diffusion of impurities into the silicon single crystal side is slower, making it possible to form shallow nimitter junctions that are necessary to improve device performance. There is.
第１区は、本発明の一実施例の断面図である。
１０１・・・・・・Ｐ型シリコン基板、１０２・・印：
Ｐ型シリコン基板１０１のシリコン基板上に形成された
Ｎ＋層、１０３・・・・・・Ｎ＋層１０２の上に形成し
たＮエピタキシャル層、１０４・・・・・・シリコン酸
化膜、１０５・・・・・・シリコン窒化膜、１０６・・
団・Ｎエピタキシャル層１０３の中に形成したＰ“層（
ベース）、１０７・・・・・・アモルファス・シリコン
がう形成したベースの引き出し電極用Ｐ＋多結晶シリコ
ン、１０８・・・・・・Ｐ＋層１０６の中に形成したＮ
＋層（エミッタ）、１０９・・印・アモルファス・シリ
コンから形成したエミッタの引き出し電極用Ｎ＋多結晶
シリコン、１１０・・・・・・シリコン酸化膜、１１１
・・・・・メ タル
第２図は本発明の他の実施例の断面図である。
２０１・・・・・・Ｐ型シリコン、２０２・・・・・・
Ｎ＋埋込層、２０３・・・・・・Ｐ＋埋込層、２０４・
・・・・・Ｎ−エピタキシャル啜、２０５・・・・・・
Ｐ層（ベース）、２０６・・・・・・Ｎ”Ｐｆｉ （エ
ミッタ）、２０７・・・・・・Ｎウェル、２０８Ｎ＋層
、２０９・・・・・・Ｎ−エピタキシャル層、２１□Ｏ
・・・・・・Ｎウェル、２１１・・・・・・Ｐ＋層、２
１２・・・・・ＳｉＯ□、２１３・・・・・・ＢＰＳＧ
、２１４・・・・・・アモルファス・シリコンから形成
したエミッタの引き出し電極用多結晶シリコン、２１５
・・・・・・アモルファス・シリコンから形成したコレ
クタの引キ出し電極用多結晶シリコン、２１６・・・・
・・アモルファス・シリコンから形成したゲート電極用
多結晶シリコン、２１７・・・・・・アルミニウム。The first section is a cross-sectional view of one embodiment of the present invention. 101... P-type silicon substrate, 102... mark:
N+ layer formed on the silicon substrate of the P-type silicon substrate 101, 103...N epitaxial layer formed on the N+ layer 102, 104...Silicon oxide film, 105... ...Silicon nitride film, 106...
P” layer (
base), 107...P+polycrystalline silicon for the extraction electrode of the base formed with amorphous silicon, 108...N formed in the P+ layer 106
+ layer (emitter), 109... mark N+ polycrystalline silicon for the extraction electrode of the emitter formed from amorphous silicon, 110... silicon oxide film, 111
...Metal Figure 2 is a sectional view of another embodiment of the present invention. 201...P-type silicon, 202...
N+buried layer, 203...P+buried layer, 204.
...N-epitaxial slurry, 205...
P layer (base), 206...N''Pfi (emitter), 207...N well, 208N+ layer, 209...N- epitaxial layer, 21□O
...N well, 211 ...P+ layer, 2
12...SiO□, 213...BPSG
, 214... Polycrystalline silicon for emitter extraction electrode formed from amorphous silicon, 215
...Polycrystalline silicon for collector extraction electrode formed from amorphous silicon, 216...
...Polycrystalline silicon for gate electrode formed from amorphous silicon, 217 ... Aluminum.
Claims (2)
モルファス・シリコンにシリコンのイオン注入を行う工
程と、その後熱処理して前記アモルファス・シリコンを
結晶化させ、電極用多結晶シリコンを形成する工程とを
有することを特徴とする半導体装置の製造方法。(1) A step of forming amorphous silicon, a step of implanting silicon ions into the amorphous silicon, and a step of subsequently performing heat treatment to crystallize the amorphous silicon to form polycrystalline silicon for an electrode. A method for manufacturing a semiconductor device, comprising:
以下の熱処理により行うことを特徴とする請求項１記載
の半導体装置の製造方法。(2) The amorphous silicon is crystallized at 700°C
2. The method of manufacturing a semiconductor device according to claim 1, wherein the following heat treatment is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18775689A JPH0350823A (en) | 1989-07-19 | 1989-07-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18775689A JPH0350823A (en) | 1989-07-19 | 1989-07-19 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350823A true JPH0350823A (en) | 1991-03-05 |
Family
ID=16211652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18775689A Pending JPH0350823A (en) | 1989-07-19 | 1989-07-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350823A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306642A (en) * | 1995-05-04 | 1996-11-22 | Hyundai Electron Ind Co Ltd | Polysilicon layer formation method of semiconductor element |
| JP2016058500A (en) * | 2014-09-08 | 2016-04-21 | 国立大学法人東北大学 | Semiconductor element formation method |
-
1989
- 1989-07-19 JP JP18775689A patent/JPH0350823A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306642A (en) * | 1995-05-04 | 1996-11-22 | Hyundai Electron Ind Co Ltd | Polysilicon layer formation method of semiconductor element |
| JP2016058500A (en) * | 2014-09-08 | 2016-04-21 | 国立大学法人東北大学 | Semiconductor element formation method |
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