JPH0350783A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPH0350783A JPH0350783A JP18673689A JP18673689A JPH0350783A JP H0350783 A JPH0350783 A JP H0350783A JP 18673689 A JP18673689 A JP 18673689A JP 18673689 A JP18673689 A JP 18673689A JP H0350783 A JPH0350783 A JP H0350783A
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 3
- 230000003467 diminishing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路に関し、特に混成集積回路力イン
ダクタンス素子の構成に関する。
ダクタンス素子の構成に関する。
従来の混成集積回路のインダクタンス部は、第３図（ａ
＞に示す平面配置図のように、絶縁基板１の上面あるい
は下面に形成された導体層１１のみで構成されるか、あ
るいは、第３図（ｂ）に示す断面図のように、絶縁基板
１の上面あるいは下面に独立に形成された導体層１１と
導体層１１ａとの間に、コイル等のディスクリート部品
１２を半田１３により接続することにより構成されてい
た。
＞に示す平面配置図のように、絶縁基板１の上面あるい
は下面に形成された導体層１１のみで構成されるか、あ
るいは、第３図（ｂ）に示す断面図のように、絶縁基板
１の上面あるいは下面に独立に形成された導体層１１と
導体層１１ａとの間に、コイル等のディスクリート部品
１２を半田１３により接続することにより構成されてい
た。
上述した従来の混成集積回路のインダクタンス部を導体
層パターンのみで構成する場合、比較的大きなインダク
タンスを得るためには、パターンの占有面積を広くとる
必要があり、装置の小型化や高集積化を計るうえで不都
合を生じるという欠点がある。
層パターンのみで構成する場合、比較的大きなインダク
タンスを得るためには、パターンの占有面積を広くとる
必要があり、装置の小型化や高集積化を計るうえで不都
合を生じるという欠点がある。
また、コイル等のディスクリート部品で、インダクタン
ス部を構成する場合には、使用するディスクリート部品
の厚さにより装置の厚さあるいは高さが制限され、装置
の薄型化に不都合を生じるという欠点がある゛。
ス部を構成する場合には、使用するディスクリート部品
の厚さにより装置の厚さあるいは高さが制限され、装置
の薄型化に不都合を生じるという欠点がある゛。
本発明の混成集積回路は、絶縁基板の上面に独立に形成
された複数の第１の導体層と少なくとも】つの第２の導
体層があり、絶縁基板には複数のスルーホール（貫通孔
）が形成され、各スルーホールＧごは第３の導体層が形
成され、第１の導体層および第２の導体層がスルーホー
ルに形成された第３の導体層を介して絶縁基板の下面に
形成された第４の導体層に電気的に接続されて構成され
るインダクタンス単位が複数あり、絶縁基板の上面にお
いて複数のインダクタンス単位の第１の導体層および第
２の導体層を金属ワイヤにより必要に応じてボンディン
グすることにより、インダクタンス部を構成している。
された複数の第１の導体層と少なくとも】つの第２の導
体層があり、絶縁基板には複数のスルーホール（貫通孔
）が形成され、各スルーホールＧごは第３の導体層が形
成され、第１の導体層および第２の導体層がスルーホー
ルに形成された第３の導体層を介して絶縁基板の下面に
形成された第４の導体層に電気的に接続されて構成され
るインダクタンス単位が複数あり、絶縁基板の上面にお
いて複数のインダクタンス単位の第１の導体層および第
２の導体層を金属ワイヤにより必要に応じてボンディン
グすることにより、インダクタンス部を構成している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の図であり、第１図（ａ
＞は絶縁基板の上面の平面配置図、第１図（ｂ〉は絶
縁基板の下面の平面配置図、第１図（ｃ）は第１４図（
ａ＞、（ｂ）のＡＡ’線における断面図である。
＞は絶縁基板の上面の平面配置図、第１図（ｂ〉は絶
縁基板の下面の平面配置図、第１図（ｃ）は第１４図（
ａ＞、（ｂ）のＡＡ’線における断面図である。
厚さＯ，Ｃ＞ ３５ ｍ ｍのアルミナ製の絶縁基板１
−の」−面Ｇご、膜厚１２μｍ程度の複数の第１の導体
層２．２ａ、 ２ｂど複数の第２の導体層３゜３ａ、３
ｂとが形成されており、絶縁基板１の下面には膜厚１，
２μｍ程度の複数の第４の導体層４、・１ａ、、４ｂが
形成されている。
−の」−面Ｇご、膜厚１２μｍ程度の複数の第１の導体
層２．２ａ、 ２ｂど複数の第２の導体層３゜３ａ、３
ｂとが形成されており、絶縁基板１の下面には膜厚１，
２μｍ程度の複数の第４の導体層４、・１ａ、、４ｂが
形成されている。
また、絶縁基板１には、０．３ ｍ ｍφの複数のスル
・−ホール５．５ａ、５ｂ、６，６ａ、６ｂ（貫通孔）
が形成されており、第１の導体層２゜２ａ、２ｂと第４
の導体層４．４ａ、４ｂおよび第２の導体層３．３ａ、
３ｂと第４の導体層４゜４ａ、４ｂはスルーホール５．
５ａ、５ｂおよびスルーホール６．６ａ、６ｂの内壁に
形成された第３の導体層７．７ａ、７ｂおよび第３の導
体層８．８ａ、８ｂにより電気的に導通している。
・−ホール５．５ａ、５ｂ、６，６ａ、６ｂ（貫通孔）
が形成されており、第１の導体層２゜２ａ、２ｂと第４
の導体層４．４ａ、４ｂおよび第２の導体層３．３ａ、
３ｂと第４の導体層４゜４ａ、４ｂはスルーホール５．
５ａ、５ｂおよびスルーホール６．６ａ、６ｂの内壁に
形成された第３の導体層７．７ａ、７ｂおよび第３の導
体層８．８ａ、８ｂにより電気的に導通している。
本実施例では、絶縁基板１の上面において、第１の導体
層２ａと第２の導体層３および第１の導体層２ｂと第２
の導体層３ａが３０μｍφの金線９および金線９ａによ
るボンディングにより電気的に接続されている。
層２ａと第２の導体層３および第１の導体層２ｂと第２
の導体層３ａが３０μｍφの金線９および金線９ａによ
るボンディングにより電気的に接続されている。
以上の構成により、本実施例では、各導体層を第１の導
体層２．第３の導体層７．第４の導体層４、第３の導体
層８．第２の導体層３．金線９゜第１の導体層２ａ、第
３の導体層７ａ、第４の導体層４ａ、第３の導体層８ａ
、第２の導体層３ａ、金線９ａ、第１の導体層２ｂ、第
３の導体層７ｂ、第４の導体層４ｂ、第３の導体層８ｂ
。
体層２．第３の導体層７．第４の導体層４、第３の導体
層８．第２の導体層３．金線９゜第１の導体層２ａ、第
３の導体層７ａ、第４の導体層４ａ、第３の導体層８ａ
、第２の導体層３ａ、金線９ａ、第１の導体層２ｂ、第
３の導体層７ｂ、第４の導体層４ｂ、第３の導体層８ｂ
。
第２の導体層３ｂの順に接続することにより、インダク
タンス部を実現している。
タンス部を実現している。
第２図は本発明の第２の実施例の図であり、第２図（ａ
）は絶縁基板の上面の平面配置図、第２図（ｂ）は第２
図（ａ）のＢＢ’線における断面図である。
）は絶縁基板の上面の平面配置図、第２図（ｂ）は第２
図（ａ）のＢＢ’線における断面図である。
本実施例においては６厚さ０．６３５ｍｍのアルミナ製
の絶縁基板】−の上面に、膜厚１２μｍ程度の複数の第
１の導体層２．２ａ、２ｂと複数の第２の導体７１３．
３ａ、３ｂとが形成され、更に、フェライト部材１０が
樹脂等の接着剤で固定されている。一方、絶縁基板１の
下面には膜厚１２μｍ程度の複数の第４の導体層４．４
ａ、４ｂが形成されている４ また、絶縁基板１には、０．３ ｍ ｍφの複数のスル
ーボール５．５ａ、５ｂ、６．６ａ、６ｂ（貫通孔）が
形成されており、第１の導体層２゜２ａ、２ｂと第４の
導体層４．４ａ、４ｂおよび第２の導体層３．３ａ、、
３ｂと第４の導体層４゜４ａ、４ｂはスルーホール５．
５ａ、５ｂおよびスルーホール６．６ａ、６ｂの内壁に
形成された第３の導体層７．７ａ、７ｂおよび第３の導
体層８．８ａ、８ｂにより電気的に導通している。
の絶縁基板】−の上面に、膜厚１２μｍ程度の複数の第
１の導体層２．２ａ、２ｂと複数の第２の導体７１３．
３ａ、３ｂとが形成され、更に、フェライト部材１０が
樹脂等の接着剤で固定されている。一方、絶縁基板１の
下面には膜厚１２μｍ程度の複数の第４の導体層４．４
ａ、４ｂが形成されている４ また、絶縁基板１には、０．３ ｍ ｍφの複数のスル
ーボール５．５ａ、５ｂ、６．６ａ、６ｂ（貫通孔）が
形成されており、第１の導体層２゜２ａ、２ｂと第４の
導体層４．４ａ、４ｂおよび第２の導体層３．３ａ、、
３ｂと第４の導体層４゜４ａ、４ｂはスルーホール５．
５ａ、５ｂおよびスルーホール６．６ａ、６ｂの内壁に
形成された第３の導体層７．７ａ、７ｂおよび第３の導
体層８．８ａ、８ｂにより電気的に導通している。
本実施例では、絶縁基板１の上面において、第１の導体
層２ａと第２の導体層３および第１の導体層２ｂと第２
の導体層３ａが３０μｍφの金線９および金線９ａによ
るボンディングにより電気的に接続されている。
層２ａと第２の導体層３および第１の導体層２ｂと第２
の導体層３ａが３０μｍφの金線９および金線９ａによ
るボンディングにより電気的に接続されている。
以上の構成により、本実施例では、各導体層を第１の導
体層２．第３の導体層７．第４の導体層４、第３の導体
層８．第２の導体層３．金線９゜第１の導体層２ａ、第
３の導体層７ａ、第４の導体層４ａ、第３の導体層８ａ
、第２の導体層３ａ、金線９ａ、第１の導体層２ｂ、第
３の導体層７ｂ、第４の導体層４ｂ、第３の導体層８ｂ
。
体層２．第３の導体層７．第４の導体層４、第３の導体
層８．第２の導体層３．金線９゜第１の導体層２ａ、第
３の導体層７ａ、第４の導体層４ａ、第３の導体層８ａ
、第２の導体層３ａ、金線９ａ、第１の導体層２ｂ、第
３の導体層７ｂ、第４の導体層４ｂ、第３の導体層８ｂ
。
第２の導体層３ｂの順に接続する二とによりコイルが形
成され、このコイルとフェライト部材１０とによりイン
ダクタンス部を実現している。
成され、このコイルとフェライト部材１０とによりイン
ダクタンス部を実現している。
本実施例のインダクタンス部は、電気回路の発信防止に
用いられるフェライトコア付インダクタンスコイルと同
等の効果を有している６〔発明の効果〕 以上説明したように本発明は、絶縁基板の上下両面の導
体パターンと金属ワイヤおよびスルーホール内壁導体に
よりインダクタンス回路を構成することにより、従来例
に比較してインダクタンス回路の占有面積を約１／２以
下に減小させることが出来る。
用いられるフェライトコア付インダクタンスコイルと同
等の効果を有している６〔発明の効果〕 以上説明したように本発明は、絶縁基板の上下両面の導
体パターンと金属ワイヤおよびスルーホール内壁導体に
よりインダクタンス回路を構成することにより、従来例
に比較してインダクタンス回路の占有面積を約１／２以
下に減小させることが出来る。
また、第３図（ｂ）に示したコイル等のディスクリート
部材を絶縁基板に実装していた場合に比べ、混成集積回
路から構成される装置の厚さを激減することが可能とな
る。
部材を絶縁基板に実装していた場合に比べ、混成集積回
路から構成される装置の厚さを激減することが可能とな
る。
第１図は本発明の第１の実施例の図であり、第１図（ａ
）は絶縁基板の上面の平面配置図、第１図（ｂ）は絶縁
基板の下面の平面配置図、第１図（ｃ）は第１図（ａ）
、（ｂ）のＡＡ’線における断面図、第２図は本発明の
第２の実施例の図であり、第２図（ａ）は絶縁基板の上
面の平面配置図、第２図（ｂ）は第２図（ａ）のＢＢ“
線における断面図、第３図（ａ）は従来技術の一例を示
す平面配置図、第３図（ｂ）は従来技術の他の例を示す
断面図である。 １・・・絶縁基板、２．２ａ、２ｂ・・・第１の導体層
、３．３ａ、３ｂ−・・第２の導体層、４．４ａ。 ４ ｂ−＝第４の導体層、５．５ａ、５ｂ、６．６ａ６
ｂ−・・スルーホール、７．７ａ、７ｂ、８゜８ａ、
８ｂ・・・第３の導体層、９，９ａ・・・金線、１０・
・・フェライト部材、１１．ｌｌａ・・・導体層、１２
・・・ディスクリート部材、】−３・・・半田。
）は絶縁基板の上面の平面配置図、第１図（ｂ）は絶縁
基板の下面の平面配置図、第１図（ｃ）は第１図（ａ）
、（ｂ）のＡＡ’線における断面図、第２図は本発明の
第２の実施例の図であり、第２図（ａ）は絶縁基板の上
面の平面配置図、第２図（ｂ）は第２図（ａ）のＢＢ“
線における断面図、第３図（ａ）は従来技術の一例を示
す平面配置図、第３図（ｂ）は従来技術の他の例を示す
断面図である。 １・・・絶縁基板、２．２ａ、２ｂ・・・第１の導体層
、３．３ａ、３ｂ−・・第２の導体層、４．４ａ。 ４ ｂ−＝第４の導体層、５．５ａ、５ｂ、６．６ａ６
ｂ−・・スルーホール、７．７ａ、７ｂ、８゜８ａ、
８ｂ・・・第３の導体層、９，９ａ・・・金線、１０・
・・フェライト部材、１１．ｌｌａ・・・導体層、１２
・・・ディスクリート部材、】−３・・・半田。
Claims (1)
- 絶縁基板の上面および下面に電気回路が構成され、前
記電気回路の一部にインダクタンス部が構成されている
混成集積回路において、前記絶縁基板の前記上面に複数
の第１の導体層と少なくとも１つの第２の導体層とが独
立に形成され、少なくとも１つの前記第１の導体層と少
なくとも１つの前記第２の導体層とは金属ワイヤのボン
ディングにより電気的導通がとられ、前記絶縁基板に形
成された複数のスルーホールと前記スルーホールに形成
された第３の導体層と前記絶縁基板の前記下面に形成さ
れた少なくとも１つの第４の導体層とを有し、少なくと
も２つの前記第１の導体層，少なくとも１つの前記金属
ワイヤ，少なくとも１つの前記第２の導体層，少なくと
も２つの前記第３の導体層，少なくとも１つの前記第４
の導体層によりインダクタンス部が構成されることを特
徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673689A JP2754764B2 (ja) | 1989-07-18 | 1989-07-18 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673689A JP2754764B2 (ja) | 1989-07-18 | 1989-07-18 | 混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350783A true JPH0350783A (ja) | 1991-03-05 |
| JP2754764B2 JP2754764B2 (ja) | 1998-05-20 |
Family
ID=16193751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18673689A Expired - Fee Related JP2754764B2 (ja) | 1989-07-18 | 1989-07-18 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754764B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527620A (ja) * | 2010-05-26 | 2013-06-27 | タイコ・エレクトロニクス・コーポレイション | 平面インダクタデバイス |
| JP2014127512A (ja) * | 2012-12-25 | 2014-07-07 | Fujitsu Semiconductor Ltd | 配線基板、電子装置及び電子装置の製造方法 |
| DE102015207750A1 (de) | 2014-05-28 | 2015-12-03 | Mitsubishi Electric Corporation | Elektronische Vorrichtungseinheit |
-
1989
- 1989-07-18 JP JP18673689A patent/JP2754764B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013527620A (ja) * | 2010-05-26 | 2013-06-27 | タイコ・エレクトロニクス・コーポレイション | 平面インダクタデバイス |
| JP2014127512A (ja) * | 2012-12-25 | 2014-07-07 | Fujitsu Semiconductor Ltd | 配線基板、電子装置及び電子装置の製造方法 |
| DE102015207750A1 (de) | 2014-05-28 | 2015-12-03 | Mitsubishi Electric Corporation | Elektronische Vorrichtungseinheit |
| US9407035B2 (en) | 2014-05-28 | 2016-08-02 | Mitsubishi Electric Corporation | Electronic device unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754764B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |