JPH03506102A - 相互連結装置およびその製造方法 - Google Patents

相互連結装置およびその製造方法

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JPH03506102A
JPH03506102A JP2508132A JP50813290A JPH03506102A JP H03506102 A JPH03506102 A JP H03506102A JP 2508132 A JP2508132 A JP 2508132A JP 50813290 A JP50813290 A JP 50813290A JP H03506102 A JPH03506102 A JP H03506102A
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conductive
window
sheet
forming
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JP2508132A
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ネルソン,グレゴリイ エイチ.
レボウ,サンフオード
ノガビツチ,ユージン
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ロジヤース コーポレイシヨン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 相互連結装置およびその製造方法 (発明の背景) 最近、特に高密度電気部品、例えば集積回路、マルチチップモジュールのための ハイリードカウント相互連結装置(interconnect device  )に対する要求が増大している。
最近では、集積回路(ICs)のパッケージングがデュアルインラインパッケー ジ(D 、T P)などの通常の装置から表面マウントTCsなどの多様な装置 に進歩してきた。この進歩はICsを他の回路部品に接続するための相互連結装 置に対する要求をもたらした。ワイヤボンディングおよびテープ自動ボンディン グ(TAB)製品などの相互連結を行うために様々の装置が提案され、そして使 用されてきた。
この技術分野は発展するにつれてICsを外部の回路部品に接続するためのリー ドの数が増加した。すなわち、時にはハイリードカウント装置と呼ばれる相互連 結装置に対する要求が増大しつつある。300あるいはそれ以上の範囲のハイリ ードカウントのための技術が要求される。リードカウントが増加するにつれて相 互連結装置に対する要求性能はより困難を伴うものになる。ある特定の寸法のI Cs装置についてはリードカウントが大きくなることは相互連結装置がより微小 なリード幅とより微小なリード間隔を有し線の幅の制御がよりよくならなければ ならないことを意味する。3ミルあるいは2ミルのピッチ、すなわちそれぞれ1 騒ミルまたは1ミルの線幅および1逃ミルまたは1ミルの間隔のための技術が要 求される。従来の技術ではこのようなリードカウントおよびピッチを有する工業 的に得られる製品を製造することはできない、また、装置の内側のリード(すな わち、IC装置に接続されるべきリード)はIC装置に接続する前にカンチレバ ーのように支持されるので、リートカウントが太きいと中心から中心までのリー ド間の間隔を維持すること、IC上の所望の接触点の位置合せを維持することお よびリードの平坦性を維持することに対する要求性能が増大する。ハイリードカ ウント■C8の多くは信号回線のインピーダンスの不整合を減少させるためのイ ンピーダンス制御を備えた相互連結装置を必要とする。その上、リードのピッチ が微小なので信号のクロストークも問題になる。同様に、プリント回路板などの 他の回路部品に電子部品を連結するために高密度マルチチップモジュールなどの 他の電子部品のためのハイリードカウント相互連結装置が必要である。このよう なハイ−リードカウント相互連結装置は前に述べたと同様の問題および要求性能 を有する(発明の要旨) 本発明は時にはハイリードカウント・テープ回動ボンディング(TAB)製品と してこの技術分野で呼ばれるICのための相互連結装置に関して最初に記載され る。しかしながら、本発明は特に一般的な高密度電子部品のためのハイリードカ ウント相互連結装置の製造において、もつと全般的な有用性を有することが理解 されるだろう。
特表千3−506102 (3) 本発明は新規な改善された相互連結装置およびその製造法における前述の諸問題 を記述している1本発明はハイリードカウント装置(例えば300あるいはそれ 以上の範囲のリード)に特に適していてそれを目的とするものであり、この文脈 で記述されているが、本発明の方法および最終製品の特徴と利点はハイリードカ ウントの要求性能を有しない同様の相互連結装置においても利用することができ ることも理解すべきである。
本発明の相互連結装置はリード幅およびリード間の間隔が微小であり、リード幅 の制御が精密である。リードのカンチレバー状の内端の中心から中心までの間隔 はICとの接触の所望の位置との位置合せの場合のように、極めて厳格な許容限 界内に維持される。本発明の装置はまた電圧(電力または接地)面として役立つ もう一つの導電層を組込んでいる。線幅の制御と線間隔の正確さおよび第2の導 電層(すなわち電圧面)の存在によって、インピーダンス制御特性が改良され信 号のクロストークが減少した装置が得られる。本発明の技術は2ミルのセンター に1ミルという微小な線幅の信号線密度を可能にするのに十分な分解能を有する 。この分解能は今までは実際的な基礎においては成し遂げられなかった。本発明 の完成された装置はまた自立相互連結構造である。
本発明の前述その他の特徴および利点は以下の詳細な説明と図面からこの技術分 野の通常の熟練を有する者には理解されるであろう。
(図面の簡単な説明〉 図面に関して言えば、幾つかの図面において類似の要素は同じ番号を付けられる 。
第1図は製造法において、表側から見た本発明による相互連結装置の平面図(使 用するために配lされたときの底面)である。
第2図は表面と底面を逆にするために、180度回転した第1図の装置の平面図 である。
第3〜S図は第2図のA−A線に沿った部分断面正面図であり、製造の様々の段 階における装置の状態を示すものである。
第9〜11図は第2図および第8図のB−B線に沿った部分断面正面図である( B−B線は第9〜11図は装置の下層リードの中央位置において得られているこ とを明示するために第8図においても示されている)。
第12図は本発明の製造法を示すブロックダイヤグラムである。
第13A図は本発明によって造られたもう一つの相互連結装置の平面図である。
第13B図は第13A図の装置の底面図である。
第14図は第13図のC−C線に沿った部分断面正面図である。
(好ましい実施態様の説明) 本発明の相互連結装置およびその製造法は図面に例示されている。発明の理解を 容易にするために、装置およびその製造法を第1〜11図と組合せて考えながら 記述する。
まず第3図および第4図に関しては、ステンレス鋼の支持体すなわち基板10と 剥離層12が支持構造を形成し、この支持構造の上に複数の相互連結装置が製造 工程において形成される。基板10は他の材料から造ることもでき、要求性能は 平坦であり、寸法安定性があり、高度に磨かれた面を有することである。支持板 10の上には複数の相互連結装置が形成されるが、ここにはこのような装置が一 つだけ図示され記述されている。しかしながら、基板10の表面には複数個のこ のような相互連結装置が全部同時に形成されることは理解されるだろう。基板1 0は以下に論じられるように、線の正確な制御を助長するために製造工程が硬い 安定した支持体を形成するのに十分な厚みのものである。剥離、i12は、基板 10に電気メッキされたニッケルよりなる薄い層12(a−)とこのニッケル層 の上に電気メッキされた銅よりなる比較的厚い層12(b)よりなっている。ニ ッケルも銅もステンレス鋼板に強力に密着しない(したがってステンレス鋼板に 対して相対的に剥離層を構成する)ので、ニッケルおよび銅の層は基板10の表 面全体を覆うように(図面にはその一部しか示されていない)基板10の側面を 包むように、そして裏面(すなわち底面)に沿って短い距離だけ広がるように形 成される。このことはステンレス鋼板に剥離層を固定して製造工程においてステ ンレス鋼板/剥離層構造に寸法安定性を付与するのに役立つが、製造工程の終り 近くでそうすることが必要なときには剥離層12からステンレス鋼板10を容易 に剥離することができる。剥離層は約1ミル(0,001インチ)の厚みがある 。ステンレス鋼板1oの上に剥離層12を形成する段階は第12図の段階Aに示 されている。
製造工程における次の段階については、銅リード16を形成すべき剥離層12の 上面に線の輪郭を定めるために樟準的なホトレジスト法が利用される。すなわち 、剥離層12の上面にレジスト材料が付着され、次に適当なアートワークを介し てレジスト層が露光されて領域(すなわち表面14の上)のパターンの輪郭が定 められ、現像されないレジス]・は洗い流されて剥離層12の上面の残余はホト レジストに被覆されて残る。ホトレジストによるバター・ニングの最終段階とし て、示[・レジストが洗い流された領域を清浄にして鮮鋭で清浄なリードを得る ためにプラズマニッチングによる清浄化段階が実施される。表面14の輪郭を定 めるために除去された部分を有するホトレジストが第3図に示されている。この ホトレジストによるバターニング段階は第12図における段階Bにおいて示され ている。
それから表面14の上に電気メッキすることによってリード16が形成される。
3段階の電着工程が利用され、まず表面14に金よりなる薄!16Aを電気メッ キし、次に銅よりなる主要な層16Bを電気メッキして、それから金よりなるも う一つの薄層16Cを電気メッキすることによって、各リート16が形成される 。金よりなる層1.6Aおよび16Cの代りに錫またはニッケルなどの他の電気 メツキ可能な金属を使用することができる。それぞれのリード16の全厚みTは 約0.001インチであり、それぞれのリードの幅Wおよびリード間の間隔は] 〜2ミル(0,001〜0゜002インチ)と微小である。第4図は部分図であ り、説明のためにリード16のうち二つだけが第4図に示されていることは理解 されるであろう。装置全体で300あるいはそれ以上の範囲のり−トを有する。
したがって、第1図および第2図に示されたような1サイド当り80リードを有 する単一の装置については、全部で320のり−ド16を有することになる。リ ード16のパターン電気メッキの段階は第12図における段階Cに示されている 。剥離層14の表面に残ったレジスト材料は除去されて層14の上面に露光され たリードが残される。1/シストの除去段階は第12図における段階りに示され ている。第4図はレジストがまだ元の位置にあるときの電気メッキさねたリード 16を示しており、第5図はレジストが除去されてしまった製造段階を示してい る。
段階Bのホトレジストント装置ニングと段階Cの電気メッキの重要な部分として 、複数個の位置合せマーク(registration feature)   15 (第1.2図)も剥離層12の上に位置を定められて形成され、製造工程 の後段階でバイアホール(via hole)の正確な位置のための目印として 役立つ。幾つかのこのような位置合せマーク15は基板10の全体に広がった剥 離i12の上に形成され、製造工程において同時に製造されるすべての相互連結 装置のための位置合せの目印として役立つが、そのうちの2個だけが第1,2図 に示されている。
熱および圧力によって活性化される拘束されていない接着性フィルム18がリー ド16の上に置かれる。この接着性フィルムは熱および圧力によって活性化され るものであり、例えば譲受人であるロジャース株式会社から入手できる8970 として知られるフェノール性ブタリルエボキシ樹脂である。まず、この拘束され ていないフィルムが第6図に示すようにリード16の上に支持されリードを取囲 まない。接着性フィルムを置くこの段階は第12図における段階已に示されてい る。それから第6図に示すように絶縁性の基材に接合された銅よりなる単一のク ラッドラミネ−1・20が接着性フィルムの上に置かれ、このラミネート20を リード16および剥離層12に接合させるために熱および圧力が加えられる。ラ ミネート20は例えば接着性の層20B(例えば前に特定された8970)によ ってポリイミドよりなる層20Cに接合されたHOZ、  (オンス)の銅20 Aの層である。ポリイミドの代りにフルオロポリマー複合材、フルオルイミド、 ポリアミド−イミドなどの他の1ノ−ザーエッチング可能な誘電体を使用しても よい。ラミネート20は銅の層2OAがリード16の反対側に来るように配置す ることが重要である。熱および圧力を加えると第6図に示されるように拘束され ていないフィルムがリード16の周りや中間に流動する。ラミネート20を配置 して接着させる段階は第12図における段階Fに示されている。フィルム18お よびラミネート20は前もって孔があけられて、製造工程における次の段階でバ イアホール(via hole)を正確に配置するために位置合せマークに孔を 合せて集成装置(アセンブリー)の上から位置合せマークが見えるようになって いる。
ラミネート2oが集成装置に接合された後、リート16Cとの電気的接続を可能 にするために集成装置に一連のバイアホール22が形成される。第7図にはバイ アホールは一つしか示されていないが、必要なだけのバイアホールを形成するこ とができることは理解されるだろう。バイアホールは相互連結装置の最終の集成 装置においてICまたは他の電子部品に対する電圧線として役立つ各リードに接 続するために形成されることが好ましい。ホトレジストの層が銅層2OAに付着 され、ホトレジストは露光および現像されてバイアホールが形成される箇所だけ ホトレジストが除去される。ホトレジストが除去される領域の位置は前もって形 成された位置合せマーク15を基準にして正確に決定される。リード14の微細 な線(幅0.002インチまたはそれ以下)および微小な間隔(0,002イン チまたはそれ以下)を考慮すると、バイアホール22は正確に配置されなければ ならず、位置合せマーク15の存在がそのことを可能にする。バイアホールの位 置においてホトレジストが除去された後、バイアホールの位置の銅層2OAはエ ツチングによって除去されて接着性層2QBが露出する。それから残留したホト レジストはそれ以外の銅表面2OAをすべて露出させるように剥ぎ取られる。そ れから透孔部分の接着性層20B、誘電体層20Cおよび接着性層18はすべて ドリルとして作用する適当なレーザービーム(炭酸ガスレーザーまたは紫外線レ ーザー)によって除去される。露出した銅層20Δはレーザードリルに対するマ スクを構成する。レーザーは2OA層の銅がエツチングによって除去されて接着 性層20Bを露出している箇所以外は表面20Aを走査しても効果がない。前記 の箇所においては、レーザービームは層20B、20Cおよび18よりなる誘電 体材料に孔をあけてリード16の電気メッキされた表面を露出させる。それから バイアホール中の鮮鋭で清浄な内壁および層16Cの清浄な露出表面の輪郭を明 確にするためにバイアホール22は任意の標準的技術(例えばプラズマクリーニ ング、ベーパーホーニングなど)によってバイアホールは清浄化される。バイア ホールを形成する段階は第12図における段階Gに示されている。
第8図を参照すると、次にリード16に、バイアホール22の内壁に沿って、お よび銅層20Cの露出表面にtA24が電気、メッキされて、バイアホールは仕 上げられリード16から最終製品の電力面または接地面として役立つ銅層20A への電気的接続が形成される。銅層24は2段階の工程で形成され、まず銅より なる極めて薄い層が無電解メッキによって形成され、次に層24の残りが電気メ ッキによって形成される。層24の総厚みは約坏ミル(0,0005インチ)で ある。電力面または接地面にリードを接続するための層24の形成は第12図に おける段階Cに示されている。
それから、銅層24にもう一つのホトレジスト層が付着されて、ホトレジストは 露光および現像され内側および外側の窓すなわち装置に形成されるべきボイド領 域26および28の輪郭が定められる(第1.2図参照)。ホトレジストは除去 されて忘26および28を形成すべき領域においてのみ銅層24が露出され、そ して層24および20Aの露出された銅はエツチングされて除去される。露出し た銅層24および銅層2OAのエツチングの前に露光されたレジストは第9図に 示されている。銅がエツチングされた後、ホトレジストは銅層24から剥ぎ取ら れて、段階Gにおけるバイアホールの形成の場合のように、接着性層20B、誘 電体層20Cおよび接着性層18はレーザーによって孔をあけられてこれらの層 はリード16まで、およびリード16が存在しない領域の銅剥離層まですっかり 除去される。銅層24は再びこの除去段階のためのレーザ・−に対するドリルマ スクとして機能する。窓26および28は第1.2図および第10図に見ること ができる。窓26および28の形成により、リード16の支持のための内側支持 フレーム30とリードが終結するところの外側支持フレーム32が残る。フレー ム30および32は層18,20および24よりなるラミネート構造より形成さ れる。窓26.28およびフレーム30.32は第12図における段階工に示さ れている。
リード16は内側フレーム30によって支持されて窓2已に向って延びている。
製品の末端用途においては集積回路(IC)または他の電子部品は窓26中に配 置されてり一ト】6の最も内側の末端に接続される。最終的な用途においては電 子部品が急26中に置かれてリードに結合された後、リードの外端部は内側フレ ーム30と外側フレーム32との間の所定の位置で切断されなければならず、そ してリード16の外端部は電子部品(窓26中の)が接続され使用される回路部 品に接続される。
gaze、28およびフレーム30.32が形成された後、窓は一時的な保護材 料34で充され(第2図参照)、この材料34はその後の処理および取扱いの間 中リードを保護するためにシー ドを取囲んで剥離層12の方まで延在している 。この保護材は機械的および化学的集結性を持っていなければならないが、例え ば水溶性か溶剤可溶性のレジスト材料であってもよい。保護材料は貯蔵および/ または輸送中に装置が使用されるまで(すなわち、電子部品が装置に結合される まで)そのままであればよい。保護材料の導入は第12図における段階Jに示さ れている。
段階、Jの後に、支持板(基板)10は(a)剥離層12のラップを破ること、 および(b)剥離層12から支持体10を剥離することによって除去される。こ のことは前述のように剥離層12は基板10に強力に接着していないので手作業 によって行うことができる。基板10を除去した後、剥離層12はリード16お よび接着性フィルム18に接合したままであり、だから剥離層12を除去するこ とが必要である。このことは(a)ニッケル層12Aの全部をエツチングで除去 すること、そして(b)銅層12Bの全部をエツチングで除去することによって 行われる。このことによってリード16の下側の回(金を電気メッキした面16 A)が露出される。このエツチングは2種類の標準的なエツチングを利用して行 われ、その第1はニッケルに対して特定のものであり、その第2は銅に対して特 定のものである。支持板10および剥離N12の除去は第12図における段階K に示されている。
基板1oおよび剥離層12を除去する際に得られる構造は単一のシート状構造に 接合された多数の相互連結装置よりなるものである。個々の部品は任意の便利な 手段、例えば打抜き、レーザーカッティングなどによってシー)・状構造物から 切取られる。最終の部品は第1.2図および第10.11図に示されるようなも のであるが、支持体(基板)10および剥離層12を取除いたものである、もち ろA。
、保護材料34は部品が使用される前に除去される。
必要に応じて、金層16Aは選択的にエツチングすることによって除去され、必 要ならば代りの終端処理のために錫またはハンダなどの他の金属に置換えられる 。
得られた相互連結装置は下記の特徴および利点を達成できる製品である。
(1)2ミル(0,002インチ)またはそれ以下の微細な線幅 (2)2ミル(0,002インチ)またはそれ以下のリート間の微小間隔 (3)カンチレバー状のリード末端の約±0.0003インチ以内の中心から中 心までの距離の制御 (4)リ−1・のカンチレバー状末端を位置合せマークに約±0、002インチ の許容限度で配置すること(5)リートの平坦性(すなわち、約±0゜001イ ンチの許容限度内で平面に配列されている) (6)リードフレームまたは、電圧面を有するTABタイプの相互連結装置 (7)電圧面の存在によって実現されるインピーダンス制御と低クロス]・−り 、およびリードの幅と間隔の精密な制御 もちろん、最適の工程制御条件とは言えないような条件の下で本発明の方法を実 施することも、前述の特徴および利点の一部または全部を達成しないような本発 明による製品を製造することもできる。しかしながら、そのような製品および方 法は本発明の範囲内のものである。
第13A図および第13B図は本発明の方法によって製造されたもう一つの相互 連結装置を示す。第13A図および第13B図の製品は高密度マルチチップモジ ュールをプリント回路板に接続するための高密度相互連結装置100である。個 々のり−ト102(リード16と類似のもの)は第13A図の装置の上面に見ら れる。第14図の断面立面図に見られるように、相互連結装置100も電圧面ま たは接地面104(層20Aに相当する)および面104をリード102のうち の選ばれたものに接続する導電性バイアホール106(バイアホール22に相当 する)を有する。リード102の末端108のうちの−っは支持されておらず( すなわち、こわらはカンチレバー状に相互連結装置100から延在しており)こ れらの支持されていないリード末端は高密度マルチチップモジュール上の接触点 に実際的な相互連結を形成する。リードの他の末端(窓28と同等のものを横切 って延在しており使用するためにある中間の位置で切断される)はPCボードへ の接続用のものである。第13図および第14図の装置の他の部品は、第1゜2 および10図に示される前述の実施態様における同等の部品と同じ番号が付けら れている。第13図および第14図の装置も第12図における段階A〜にの工程 によって製造される。
好ましい実施態様が以上のように図示され記述されてきたが、本発明の精神およ び範囲から外れることなしにこれらの様々の変更態様や変換を行うことができる 。したがって、本発明の詳細な説明のために行われてきたものであり限定するた めのものでないことを理解すべきである。
FIG、 12 国際調査報告 lPAMra陣−AIl−ul−り軸   イ11ハ+<qry102258

Claims (21)

    【特許請求の範囲】
  1. (1)電子部品のための相互連結装置を製造する方法において、支持板の上に剥 離層を形成する工程、前記剥離層の上にリードの導電性パターンを形成する工程 、前記剥離層の上に位置合せマークを形成する工程、前記リードを覆う接着性フ イルムを配置する工程、導電性シートと誘電体シートよりなるラミネート(積層 体)を前記接着性フイルムに接合する工程であって、前記導電体シートは前記接 着性フイルムに接触し前記導電性シートは前記接着性フイルムと反対の側にある 工程、前記ラミネートに所定のパターンでバイアホールを形成する工程であって 、前記バイアホールは前記導電性シート、誘電体シートおよび接着性フイルムを 貫通して前記リードを露出させる工程、前記リードを前記導電性シートに相互連 結させるために前記バイアホール中および前記ラミネートの前記導電性シートに 導電性材料を付着させる工程、前記導電性材料、ラミネートおよび接着性フイル ムの選択的な部分を除去することによって、前記装置に少なくとも一つの窓を形 成する工程であって、前記窓は前記誘電体シートと接着性フイルムを貫通して前 記リードを露出させる工程、および前記導電性材料、ラミネートおよび接着性フ イルムの選択された部分を除去することによって、前記装置の前記窓と間隔をお いて窓を取囲む少なくとも一つのフレームを形成する工程であって、前記フレー ムは前記誘電性シートおよび接着性フイルムを貫通して前記リードを露出させる 工程を含むことを特徴とする相互連結装置の結合法。
  2. (2)前記支持板がステンレス鋼よりなる請求の範囲第1項の方法。
  3. (3)前記剥離層が前記支持板の表面にメツキされた少なくとも一つの層を含む 請求の範囲第1項の方法。
  4. (4)前記支持板が側面および裏面を有し、前記剥離層が前記側面を包んで前記 裏面の一部に沿って延びている請求の範囲第3項の方法。
  5. (5)前記別離層が前記支持板に電気メツキされたニツケルよりなる第1の層と 、前記ニツケルよりなる第1の層に電気メツキされた銅よりなる第2の層を含む 請求の範囲第3項の方法。
  6. (6)前記リードの導電性パターンを形成する工程が、前記剥離層の上にレジス ト材料よりなる層を付着させる工程、前記リードが形成されるべき位置において 前記剥離層の一部を除去する工程、前記剥離層の上にレジスト材料よりなるパタ ーンを形成する工程、前記位置に前記リードを形成させるために前記剥離層の上 に導電性材料を付着させる工程、およびレジスト材料の残余を除去する工程を含 む請求の範囲第1項の方法。
  7. (7)前記リードを形成するために前記導電性材料を付着させる前記工程が、金 、錫またはニツケルよりなる第1の層を電気メツキする工程、前記第1の層の上 に銅よりなる第2の層を電気メツキする工程、および前記の第2の層の上に金、 錫またはニツケルよりなる第3の層を電気メツキする工程を含む請求の範囲第6 項の方法。
  8. (8)前記接着性フイルムが熱および圧力によって活性化される請求の範囲第1 項の方法。
  9. (9)前記剥離層上の前記位置合せマークと配列させるために前記接着性フイル ムおよびラミネートに位置合せ孔を前もってあける工程を含む請求の範囲第1項 の方法。
  10. (10)バイアホールを形成する前記工程が、前記導電性層の上にレジスト材料 よりなるパターンを形成する工程、バイアホールが形成されるべき位置において レジスト材料を除去する工程、および前記導電性層から材料を除去し、開口部を 有する前記導電性層のマスクの輪郭を定めるために、前記位置における前記導電 性層をエツチングする工程を含む請求の範囲第1項の方法。
  11. (11)バイアホールを形成する前記工程が、前記開口部においてレーザーエツ チングを行うためのマスクとして前記導電性シートを利用して前記誘電体シート および前記接着性シートをレーザーエツチングする請求の範囲第1項の方法。
  12. (12)前記バイアホール中に導電性材料を付着させる前記工程が、前記バイア ホール中に第1の導電性層を無電解メツキすること、および前記第1の導電性層 の上に第2の導電性層を電気メツキする請求の範囲第1項の方法。
  13. (13)前記電気メツキされた第2の導電性層が、前記ラミネートの前記導電性 シートを包含しており、前記窓およびフレームを形成する前記工程が、前記窓お よびフレームの位置における前記電気メツキされた第2の導電性層の対応する第 2および第3の部分を除去する工程を含む請求の範囲第12項の方法。
  14. (14)前記窓およびフレームを形成する前記工程が、マスクとして前記電気メ ツキされた第2の導電性層を利用して前記誘電性シートおよび前記接着性層をレ ーザーエツチングすることを含む請求の範囲第13項の方法。
  15. (15)前記窓およびフレーム中に保護材料を付着させることを含む請求の範囲 第1項の方法。
  16. (16)前記リードの導電性パターンから前記支持板および剥離層を除去するこ とを含む請求の範囲第1項の方法。
  17. (17)前記剥離層が電気メツキした金属を含み、前記剥離層を除去する前記工 程が、前記電気メツキされた金属をエツチングすることを含む請求の範囲第16 頂の方法。
  18. (18)請求の範囲第1頂の方法によって形成された電子部品用の相互連結装置 。
  19. (19)電子部品用の相互連結装置において、その一方側に誘電体よりなるシー トに接合されたリードの導電性パターンと、前記リードの反対側の前記誘電体シ ートに接合された導電性シートと、前記導電性シートおよび誘電体シートを貫通 して前記リードの方に延びる複数のバイアホールと、前記バイアホールを通って 前記導電性シートを覆って延びて導電性層を形成するとともに、前記リードの少 なくとも一つを前記導電性シートに電気的に相互連結する誘電的に導電性の材料 と、前記導電性層、導電性シートおよび誘電性シートを貫通して前記リードを露 出させる少なくとも一つの窓と、前記窓から間隔を置いて前記窓を取囲む少なく とも一つのフレームであって、このフレームは前記導電性層、導電性シートおよ び誘電体シートを貫通して前記リードを露出させるフレームとを含み、前記バイ アホール、窓およびフレームは少なくとも一部がレーザーエツチングによって形 成され、前記導電性シートは前記バイアホールのレーザーエツチングのためのマ スクを形成し、前記導電性層は前記窓およびフレームのレーザーエツチングのた めのマスクを形成することを特徴とする相互連結装置。
  20. (20)前記導電性層が前記導電性シートの上に金属よりなる電気メツキされた 層を含み、前記バイアホール、窓およびフレームが前記金属よりなる電気メツキ された層を貫通している請求の範囲第19項の方法。
  21. (21)前記リードが、金、錫またはニツケルよりなる第1の層と、銅または前 記第1の層よりなる第2の層と、前記第2の層の上の金、錫またはニツケルより なる第3の層を含む請求の範囲第19項の装置。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5948533A (en) * 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
JPH06105836B2 (ja) * 1990-10-05 1994-12-21 富士通株式会社 薄膜多層基板の製造方法
US5055966A (en) * 1990-12-17 1991-10-08 Hughes Aircraft Company Via capacitors within multi-layer, 3 dimensional structures/substrates
US5133118A (en) * 1991-08-06 1992-07-28 Sheldahl, Inc. Surface mounted components on flex circuits
US5374469A (en) * 1991-09-19 1994-12-20 Nitto Denko Corporation Flexible printed substrate
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5287619A (en) * 1992-03-09 1994-02-22 Rogers Corporation Method of manufacture multichip module substrate
US5483100A (en) * 1992-06-02 1996-01-09 Amkor Electronics, Inc. Integrated circuit package with via interconnections formed in a substrate
DE4326424A1 (de) * 1993-08-06 1995-02-09 Ant Nachrichtentech Verfahren zum Herstellen von TAB-Filmträgern
CN1044762C (zh) 1993-09-22 1999-08-18 松下电器产业株式会社 印刷电路板及其制造方法
US20030199179A1 (en) * 1993-11-16 2003-10-23 Formfactor, Inc. Contact tip structure for microelectronic interconnection elements and method of making same
US7073254B2 (en) * 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
JP3353987B2 (ja) * 1994-01-10 2002-12-09 株式会社半導体エネルギー研究所 素子作製方法
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5858254A (en) * 1997-01-28 1999-01-12 International Business Machines Corporation Multilayered circuitized substrate and method of fabrication
US6037044A (en) * 1998-01-08 2000-03-14 International Business Machines Corporation Direct deposit thin film single/multi chip module
US6338790B1 (en) * 1998-10-08 2002-01-15 Therasense, Inc. Small volume in vitro analyte sensor with diffusible or non-leachable redox mediator
US6355322B1 (en) * 1998-12-08 2002-03-12 3M Innovative Properties Company Release liner incorporating a metal layer
US6391220B1 (en) 1999-08-18 2002-05-21 Fujitsu Limited, Inc. Methods for fabricating flexible circuit structures
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6454154B1 (en) 2000-05-31 2002-09-24 Honeywell Advanced Circuits, Inc. Filling device
US6800232B2 (en) * 2000-05-31 2004-10-05 Ttm Advanced Circuits, Inc. PCB support plate method for PCB via fill
AU2001264968A1 (en) 2000-05-31 2001-12-11 Honeywell International, Inc. Filling device
AU2001274958A1 (en) * 2000-05-31 2001-12-11 Honeywell International, Inc. Filling method
US6855385B2 (en) * 2000-05-31 2005-02-15 Ttm Advanced Circuits, Inc. PCB support plate for PCB via fill
US6506332B2 (en) 2000-05-31 2003-01-14 Honeywell International Inc. Filling method
US6403211B1 (en) * 2000-07-18 2002-06-11 3M Innovative Properties Company Liquid crystal polymer for flexible circuits
US6923919B2 (en) 2000-07-18 2005-08-02 3M Innovative Properties Company Liquid crystal polymers for flexible circuits
US6696163B2 (en) 2000-07-18 2004-02-24 3M Innovative Properties Company Liquid crystal polymers for flexible circuits
US20060105573A1 (en) * 2004-11-18 2006-05-18 Texas Instruments, Inc. Method for selective plasma etch of an oxide layer
US8023261B2 (en) 2008-09-05 2011-09-20 Apple Inc. Electronic device assembly
US8551283B2 (en) * 2010-02-02 2013-10-08 Apple Inc. Offset control for assembling an electronic device housing
US9235240B2 (en) 2010-11-11 2016-01-12 Apple Inc. Insert molding around glass members for portable electronic devices
US9182789B2 (en) 2011-03-01 2015-11-10 Apple Inc. Transparent electronic device components with opaque edge coverings
US9871898B2 (en) 2013-05-08 2018-01-16 Apple Inc. Ceramic cover for electronic device housing
CN112384005B (zh) * 2020-11-03 2022-04-29 珠海杰赛科技有限公司 一种用于镀金印刷电路板的导线蚀刻方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4420364A (en) * 1976-11-02 1983-12-13 Sharp Kabushiki Kaisha High-insulation multi-layer device formed on a metal substrate
US4159222A (en) * 1977-01-11 1979-06-26 Pactel Corporation Method of manufacturing high density fine line printed circuitry
US4306925A (en) * 1977-01-11 1981-12-22 Pactel Corporation Method of manufacturing high density printed circuit
US4459607A (en) * 1981-06-18 1984-07-10 Burroughs Corporation Tape automated wire bonded integrated circuit chip assembly
US4473737A (en) * 1981-09-28 1984-09-25 General Electric Company Reverse laser drilling
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
US4568632A (en) * 1982-10-07 1986-02-04 International Business Machines Corporation Patterning of polyimide films with far ultraviolet light
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US4598039A (en) * 1984-07-02 1986-07-01 At&T Bell Laboratories Formation of features in optical material
US4642160A (en) * 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
EP0256778A3 (en) * 1986-08-08 1989-03-08 Ronald Krajewski Multi-layer printed circuit structure
US4922325A (en) * 1987-10-02 1990-05-01 American Telephone And Telegraph Company Multilayer ceramic package with high frequency connections

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