JPH03500702A - 高速プレス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速プレス制御システム 技　術　分　野 本発明は、一般に、機能器具の作動を制御するプログラマブル論理コントローラ に関し、特に、材料の供給及び取出を含む高速パンチプレスを制御する指令を含 むプログラマブル論理コントローラに関するものである。

背景となる従来技術 パンチプレスの作動を制御するプログラマブル論理コントローラ（ＰＬＣ）は、 マイクロプロッサに基づくコントローラを含み、このコントローラは、マイクロ プロセッサ、メモリ、及び、該メモリに収容された指令を含み、この指令は、パ ンチプレスの各種の部分の状態を感知して、スイッチ及びバルブのタイミングを とられた開閉に作用し、パンチプレスが適切に作動するようにする。

パンチプレスは、例えば、フィーダ、リフタ、抽出装置等のような補助機能とと もに作動することをしばしば要求される。自動バルブソレノイドは、各プレスス トロークの特定の位置で作動することを要求される。各自動バルブソレノイドは 、プログラマブルスライド位置で（調整可能な時間遅れとともにあるいは調整可 能な時間遅れなしに）オン作動されたりオフ作動されたりできなければならず、 あるいは、（時間遅れとともにあるいは時間遅れなしに）遠隔の接点状態に基づ かねばならない。

これらの作動がプログラムされた設定値の程度内で起こらねばならないので、ス キャン及びＩｌｏの更新時間は、重要である。

ＰＬＣは、パンチプレス作動を制御するために以前に使用されていたオーダリレ ー論理を実質的にエミュレート（ｅｍｕｌａｔｅ　）する段階はしご（ｒｕｎｇ 　１ａｄｄｅｒ　）グイアゲラムに従って、作動していた。従来技術において、 パンチプレスが最も速く作動され得るのは、約８つのバルブあるいはスイッチを オン作動させたりオフ作動させたりすることに関連して、１分当たりほぼ３０ス トロークであろう。このことは、パンチプレス自体が該速度の２倍以上で作動し 得る場合には、高速のパンチプレスの作動を実質的に禁止する。ＰＬＣ内のマイ クロプロセッサのサイクル時間を高速化すると、パンチプレスの作動の速度増加 に達するが、必要なパンチプレスの作動速度に違し損なう。

発明の概要 本発明によると、本発明のプログラマブル論理コントローラ（ＰＬＣ）は、最大 ６４のバルブあるいはスイッチの作動により１分当たりほぼ１２０ストロークの パンチプレス作動に達する。本発明は、２，５ミリ秒の倍数で作動するマイクロ プロセッサ指令の特定のシーケンスによりパンチプレス速度を実質的に増加させ る。

プレスが１分当たり実行するのを要求される特定数のストロークは、増加を保つ ので、これらの速度の要求は、新しいアプローチの発展を必要とする。所望の速 度を達成する最も実行可能な手段は、スキャンプロセッサの実行ソフトウェアに 自動アルゴリズムそれ自体を組み入れることである。イネーブルされるときに、 このアルゴリズムは、制御プロセッサの規則的な２．５ｍｓのインタラブドの一 部として実行され得る。位置、時間、及び、遠隔接点状態のような必要なセット アツプパラメータは、レジスタの機能ブロックを確立することにより、プロセッ サのイメージメモリに通過されることができ、前記レジスタの機能ブロック内で 、使用者により、この情報の位置は、特定化される。このような機能ブロックの 開始は、使用者のプログラム内で特定のＬＥＴステートメントをイネーブルする ことにより、確立される。アルゴリズムがスキャンプロセッサにより実行される ごとに、出力（バルブ）ビットは、現実の世界でオン作動あるいはオフ作動され 、２．５ｍｓごとにプレス位置をモニタし該プレス位置に反応する能力をＰＬＣ に効果的に与える。

図面の簡単な説明 第１図は、本発明のプログラマブル論理コントローラ（Ｐ　Ｌ　Ｃ）により制御 されるパンチプレス及び材料取扱システムを示すブロック図、 第２図は、本発明のプログラマブル論理コントローラに含まれるいくつかのタイ ミングを示す円形図、第３図は、プレス、アルゴリズム機能ブロック構造を示す ブロック図、及び、 第４Ａ、４Ｂ図は、ａｎ、サブアルゴリズムのフローダイアグラムのフローチャ ート図である。

詳細な説明 第１図は、本発明の制御システム１２により制御されるタイプの高速パンチプレ ス１１を示す。容易に認識されるように、パンチプレス１１は、多数の被制御バ ルブの閉鎖及び開放、リミットスイッチアクチュエーション等を必要とし、必要 とされる機能を実行するようにする。

更に、これらの無数の作動は、迅速がり正確に、及び、しばしば非常に急速なシ ーケンスでなされねばならない。

本発明の制御システム１２は、特定のタイミングをとられたインタラブドアルゴ リズムの特定のマイクロプロセッサの指令の作動を有し、最大６４バルブあるい はスイッチで１分当たり実質的に１２０ストロークのプレス作動を達成するよう にするパンチプレス制御を与える。

第３図は、高速プレスを制御するプレスアルゴリズム１０を含む本発明の制御シ ステム１２のブロック図を示す。第２図のシステム１２は、制御プロセッサ１４ を含む。制御プロセッサ１４は、適切な既知の設計であってもよく、システムの 管理機能を与え、かつ、システム１２の全ての部品の作動を調和させる。

システム１２は、実行メモリ１６（これは制御プロセッサ１４の一部であっても よい）を含み、該実行メモリ１６は、プレスアルゴリズム１０を含む。システム １２は、更に、コンパイルされた使用者のメモリ１８、バスインタフェース２２ 、及び、イメージメモリ２４を含む。

システムバス２５への情報及びシステムバス２５からの情報は、バスインタフェ ース２２を介して与えられる。

システム１２は、また、述べられるべきスキャンプロセッサ２８を含む。

述べられるように、制御プロセッサ１４は、全てのプロセッサシステム１２の作 動を実行しあるいは調和させる。これは、システムバス２５を介しての全ての通 信を実行すること、且つ、スキャンプロセッサ、通信インタフェースネットワー クバス、及び、プログラマブルコントローラシステムの残りの部分からの全ての インクラブド及びエラー状態を取り扱うこと、を含む。

コンパイルされた使用者のメモリ１８は、ＲＡＭを含み、そして、作動において 、使用者のプログラム及びプレスアルゴリズムのコンパイルされたバージョンを 含み、スキャンプロセッサに対する実行可能な指令として役立つようにする。コ ンパイルされた使用者のメモリ１８は、使用者のプログラムをロードしかつニブ イトするために、制御プロセッサ１４により、ランダムにアクセス可能である。

スキャンプロセッサ２８は、連続的な指令の実行メモリとして、コンパイルされ た使用者のメモリ１８をアクセスする。イメージメモリ２４は、制御ブロモ２す １４から入力データを受け取り、スキャンプロセッサ２８によるアクセスのため に該入力データを記憶する。

述べられるように、プレスアルゴリズム１０は、実行メモリ１６内に含まれる。

パワーアップに基づいて、アルゴリズム１０は、実行メモリ１６から、コンパイ ルされた使用者のメモリ１８に伝送される。

第３図は、また、高速パンチプレス１１を示し、適切な入力ボート及び出力ボー ト３０．３１を介してネットワークバスに接続されている。プレス１１は、制御 及び位置入力情報をバス２４を介して制御プロセッサ１４に供給し、そして、述 べられるように、制御プロセッサ１４は、制御情報をプレス１１に与える。

第４図に詳細に述べられ示されるように、プレス制御アルゴリズム１０は、ＰＬ Ｃが特定時間後にインタラブドされ、特定の入力に応答し、特定の出力を制御し 、それから、インタラブドされたタスクに戻るのを許す。このインタラブド法は 、出力が特定の時間制限内でサンプルされているＢＣＤデータあるいはデジタル 入力に応答する必要がある場合、あるいは、入力パルスがプログラムの普通のス キャン時間の間に認識を許すように伸ばされる必要がある場合に、適用するのに 有用であり得る。

（特定のＬＥＴ指令２００によるようにイネーブルされる）アルゴリズム１０は 、サブアルゴリズムの６４までの実行から成り、８つの連続的入力レジスタ（１ ２８人力）か４つの連続的出力レジスタ（６４出力）あるいは１つのＢＣＤレジ スタを制御するようにしており、第４図を参照されたい（特定のＬＥＴ指令２０ １はインクラブドアルゴリズムをディスエーブルする）。

サブアルゴリズムの実行のそれぞれは、出力が遅延してオン・オフされあるいは 遅延してオン及びオフされる基本的な保持オン／オフ（開始／停止）機能から成 る。

オン作動あるいはオフ作動の選択可能性は、次のとおりオンＲＥＭ　デジタル人 力／　“オン遠隔”の０インターナル　−１転移に基づく 出力コマンド オン位置　ＢＣＤオン−ＢＣＤ入力と比較オフ設定値　されたオン−オフ 設定値によりつく られた“ＣＡＭ” の０−１転移に基 づく出力コマンド オンＴｉｍ　上記プラス時間　出力の遅延オン作遅延のいずれか　動 定　義　オフ作動　備　考 オフＲＥＭ　デジタル人力／　コマンドをオフ作インターナル　動に設定 オフ位置　ＢＣＤオン−オン−オフ設定値オフ設定値　によりつくられた ｃａｍが存在しな いときにコマンド をオフ作動に設定 オフＴｉｍ　オン作動後の上　出力の遅延オフ作記プラス時間遅　動 延あるいは時間 遅延のいずれか インタラブドアルゴリズムは、特定のＢＣＤ入力及びデジタルＩ１０全てのイン タラブドに基づいてすぐの■１０更新を実行する。レジスタの連続的ブロックは 、開始レジスタが特定の指令２００内で選択された状態で、アルゴリズムに割り 当てられねばならない。ブロックの長さは、サブアルゴリズムの実行の１５Ｘ数 の倍数にある。

プレスアルゴリズムをイネーブルしたリゾイスエーブルしたりするはしごプログ ラム構造は、次のとおりである： アルゴリズムは、段階をイネーブルする。

−１２（−ＬＥＴ（Ａ）−（Ｂ）　２００　；　（Ｃ）　；　（Ｄ）　；　（Ｅ ）　；　（Ｆ工；壓工ここで、（Ｚ）　−閉じられたときのインタラブドアルゴ リズム及び以前にディスエーブルされたアルゴリズムをイネーブルする。残りの 閉じあるいは開放は、効果を持たない。

（Ａ）　−状態レシスター関連されたイネーブル／ディスエーブル段階でのみ使 用される任意の未使用レジスタ。

もし正しくない数のパラメータがプログラムされるならば、ビット１８が生じる 。

（Ｂ）　−アルゴリズムに割り当てられたパラメータレジスタのブロックの第１ のレジスタ （Ｃ）　−位置入力レジスタ （Ｄ）−８つの連続的入力レジスタの第１のレジスタ（Ｅ）　−人力レジスタか ら分離された４つの連続的出力レジスタの第１のレジスタ （Ｆ）　−使用されたサブアルゴリズムの実行の番号（Ｇ）　−インタラブド率 −２，５ＭＳの倍数、（１ｘ２．５ＭＳ、２ｘ５ＭＳ等 備考；アルゴリズムは、１３の別個のレジスタがＩｌｏに対して割り当てられる ことを要求し、１つは、位置入力に対して割り当てられ、８つは入力レジスタに 及び４つは出力レジスタにである。

アルゴリズムは、段階をディスエーブルする。

ディスエーブル ＰＥＣ −）Ｘ　（−ＬＥＴ　（Ａ）−（Ｂ）　２０１（Ｘ）　−閉じられたときのアル ゴリズムイネーブル段階及び以前にイネーブルされたアルゴリズムをディスエー ブルする。

（Ａ）　−イネーブル段階において使用された状態レジスタ イネーブル及びディスエーブルインタラブトインタラブトをイネーブルするため に、特定の指令２００及び５つのパラメータをもつレットステートメントは、プ ログラムされねばならない。レットステートメントは、プログラムされてもよく 、パラメータが最初にイネーブルされるときに記憶されることを除いて、標準と して作動し、そして、段階を開放することは、インタラブドをディスエーブルし ない。インクラブドは、段階の第２のスキャン（第１のスキャンはダミースキャ ンである）に基づいて作動させられる。プロセッサが停止になり、あるいは、特 定の指令２０ルットステートメントがプログラムされてイネーブルされると、イ ンクラブドをディスエーブルすることが生じる。第１のインクラブドが完了した 後に、ビット２６が生じる間に、インタラブドが作動しているときに、制御レジ スタ８１７６ビツト２５は、オンである。

インタラブドイネーブルリングのパラメータの変更上述されたように、特定の指 令２００レット段階のパラメータは、最初にイネーブルされるときに、記憶され る。インタラブドが作動しているが、インクラブドが古いパラメータに基づいて 作動し続ける間に、パラメータは、プログラム変更されてもよい。インクラブド がディスエーブルされたり再びイネーブルされた後にのみ、新しいパラメータは 、効果を生じる。

インタラブドアクション インターナルクロック及びレッドステートメントをイネーブルするのにプログラ ムされた繰り返し率によりインタラブドが生じると、プロセッサは、実行されて いるタスクをインタラブドする。プロセッサは、位置レジスタ及び８つの連続的 デジタルレジスタ（入力）に基づいてすぐの入力更新を行う。

レジスタのアルゴリズム制御パラメータブロックを使用して、出力ポインタ及び マスクにより指示されるように要求されるならば、サブアルゴリズムは、出力イ メージテーブルが更新された状態で、実行される。サブアルゴリズムの状態は、 ブロックの“ワーク”レジスタにおいて反映される。このレジスタは、保持的で あり、プログラム制御により単に変更される。

全ての要求されたサブアルゴリズムが実行された後、すぐの出力更新は、出力と して定義される４つの連続的レジスタから実行される。

インクラブド時間 インタラブドの長さは、はしごプログラムを処理することから時間をとり、従っ て、インタラブド率パラメータ（これは２．５ＭＳインタラブドインターバルの 倍数である）は、できるだけ高いべきである。これは、インクラブド間の時間が はしごプログラム及び通信を処理するのを許すのに必要である。

サブアルゴリズム制御パラメータレジスタ（レジスタブロックアロケーション） 各グループの最初の１３のレジスタは、最後の２つが出力あるいは状態を与えて いる間に、アルゴリズムに作動データを与えるように使用される。備考＝１５の レジスタの次のブロックの接頭辞ＤＣよ、ブロック内での比φ文オーダ°・・実 際のレジスタ番号でない・・・を示す。各レジスタは１６ビツトを含む。

レジスタＤｉ−Ｄ７のそれぞれは、レジスタＤ１から開始して、以下、述べられ る。

Ｄｌ　制御　所望の作動のタイプの選 択 ビット オン位置　（１）位置優先４でオン 作動 オンＲｅｍ　（２）入力優先５でオン 作動 オン時間　（３）遅延オン作動 （４）使用されない オフ位置　（５）位置優先１でオフ 作動 オフＲｅ　ｍ　（６）入力優先２でオフ作動 オフ時間　（７）遅延オフ作動−優 先３ （８）使用されない オフＲｅｍ インバート　（９）反転オフ作動人力 〇−普通入力−〇オフ作 動するように１−反転入 力−１オフ作動するよう に （１０）使用されない （１１）使用されない スキップ 出力　（１２）現在の状態で出 力を保持する。レジスタ Ｄ１４ビット９をリセッ トする。

リセット　（１３）現在の状態にお いて時間遅延リセット及 Ｔ１＊　Ｄｌｙ　び出力を保持 ディスエーブル 出力　（１４）出力をオフにさ せる。レジスタＤ１５は 状態を保持する。サブア ルゴリズムはアクティブ である。

スキップ　（１５）サブアルゴリズ ムをスキップする。Ｄ 機能　１５のバランスが状態を 保持している間に、レジ スタＤ　１．５ビツト９をリ セットする。

エグジット　（１６）次のインクラブ ドまでインタラブドアル ゴリズムを退出させる。

アルボルム　全ての残りのサブアルゴ リズムは最後の状態を保 持する。

レジスタＤ２−Ｄ１４の記述は、次の通りである；Ｄ２　オン位置　範囲０−９ ９９９で設定値での位置 ｓ、ｐ。

Ｄ３　オンＲｅｍ　’オンＲｅｍ−（遠隔）レジスタ　ポインタ　ポインター有 効レジスタは、任意の割り当てられ たインターナルレジスタ であり、あるいは、イネ ープルアルゴリズム段階 で割り当てられる８まで のレジスタの入力レジス タブロック内にある。

“オンＲＥＭ”開始（０） 状態へのレジスタデフォ ールド内のゼロ Ｄ４　オンＲＥＭ　全てが“オン°　（１）でマスク　あることを要求される入 力ビットの特定あるいは 組合せであり、ＲＥＶ “オン゛状態を満足する ようにする“オンＲＥＭ” レジスタマスク−ポイン ト。マスク−〇ならば、 “オンＲＥＭ”は、開放 あるいはオフ（０）であ ると認められる。

Ｄ５　オフ位置　範囲０−９９９９で設定Ｓ、　値から離れた位置 Ｄ６　オフＲＥＭ　オフＲｅｍ−ジスタボイボインタ　ンタ有効レジスタは、Ｄ ３についてのものと同じ である。

Ｄ７　オフＲＥＭ　全てがｏｎｅ（１）［普マスク　通〕あるいはオフ（０） 〔反転された〕であるこ とを要求される入力ピッ トの特定あるいは組合せ のオフＲＥＭレジスタマ スフポイント。もし真実 でないあるいはマスクが ０であるならば、オン作 動のコマンドは、リセッ トされる。

Ｄ８　ＲＥＭ　Ｅｂｊ７　ＲＥＭイネーブルレジスタポインタは、レジスタ Ｄ３と同じ有効なレジス タポイントでなければな らない。もし０ならば、 Ｒｅｍ機能はイネーブル される。

Ｄ９　ＲＥＭ　Ｅｂｆｌ　全てがオン（１）であることを要求されるビット の特定あるいは組合せの ＲＥＭイネーブルレジス タマスクポイント。もし 真実でないならば、“オ ンＲＥＭ＠及び１オフ ＲＥＭゝのテストは、バ イパスされ、そして、コ ラブド（ＣＭＤ）は、オ ンあるいはオフであるよ うに、維持する。もし０ ならば、ＲＥＭ機能は、 イネーブルされる。

Ｄｌｏ　出カポインド　出力レジスタポイントー有効レジスタは、任意の 割り当てられたインター ナルプロセッサレジスタ であり、あるいは、イネ ープルアルゴリズム段階 における割り当てられた 出力レジスタブロック内 にある。０ポインタは、 出力機能を生じさせない。

Ｄｌｌ　出力　サブアルゴリズムから制マスク　御されるべき特定のある いは、いくつかの出力の 出力レジスタマスクポイ ント。もし０ならば、出 力作動は起こらない。

Ｄ１２　オンＴｉｍ　インタラブド率パラメーＳｐ　タ×１カウント当たり ２．５Ｍ５ＥＣインクレ メントにおける３２７６ ７＋進へのオン時間遅延 設定値−０゜インターナ ル出力（ＯｔｌＴ　ＡＵＸ　）　（７）オン作動における遅延 Ｄ１３　オフＴｉｍ　インターナル出力（ｏｕｔＳ　ｐ　ａｕｘ　）の遅延オフ 作動を 除いて、（Ｄ　１２）と同 じオフ時間遅延設定値 Ｄ１４　Ｃｕ　ｒ　ｔ　ｉｍ　現在のオン／オフタイマカウント残りの状態 Ｄ１５　ワーク　サブアルゴリズム状態レジスタ Ｄ１５状態レジスタにおける１６ビツトのそれぞれの定義は、次のとおりである 。

ビット ＣＡＭ　（１）Ｃａｍオン（１）あるいはオフ（０） ＣＡＭＴ　（２）ＣＡＭオン転移。ｃａｍの０ｔｏｌの変化に基づく１つのイン タ ラブドについて“オン”　（１）（ピ ッ　ト　１　） ＲＥＭ　（３）Ｒｅｍポインタ及びマスクにより決定されるオンＲｅｍ状態は、 真実（１）あるいは偽（０）でアル。

ＲＥＭＴ　（４）オンＲｅｍ転移。ＲＥＭの０ｔｏｌの変化に基づく１つのイン タ ラブドについて“オン”　（１）（ビ ット３） ＣＭＤ　（５）直接にあるいは時間遅延の後にインターナル出力補助（ｏｕｔ　 ａｕｘ　）へのコマンドオン（１）あるいはオ フ（０）。ＣＡＭＴ　（ビット２）あ るいはＲＥＭＴ　（ビット４）でオン 作動（１）され、そして、ＣＡＭオ フ（ビット１）、オフＲＥＭで、あ るいは、選択されるような遅延でオ フ作動（０）される。

オフ　７　Ｌ　ｍ　（６）オフタイマイネーブルは、タイミングのときあるいは 中断される イネーブル　ときに、オン（１）であり、そして、オフタイマイネーブルは、タ イマが リセットに保持れ（ＤＩ−１３−１） でありあるいはＣＭＤがオフである ときに、オフ（０）である。

オン　Ｔ　ｉ　ｍ　（７）オンタイマイネーブルは、タイミングのときあるいは 中断される イネーブル　ときに、オン（１）であり、そして、オンタイマイネーブルは、タ イマが リセットに保持され（ＤＩ−１３− １）であり、あるいはＣＭＤがオフ であるときに、オフ（０）である。

Ｏｕｔ　ａｕｘ　（８）出力補助は、もし使用されるならば、ＣＭＤ　（ビット ５）プラス 遅延に従う。その状態は、スキップ 出力（Ｄ　１７−１２）がオン（１） でない、あるいは、第１のスキャン （Ｄｌ５−９）がオフ（０）でない、 あるいは、出力ディスエーブル（Ｄ ｌ−１４）がオン（１）でないなら ば、出力ポインタ及びマスクにより 指示されるように、出力にロードさ れる。

第１のスキャン　（９）サブアルゴリズムが実行されたとき、第１のスキャン完 了フラッ グは、オン作動される。もしサブア ルゴリズムがスキップされ（Ｄｌ− １５−１）あるいは出力がスキップ されるならば（ＤＩ−１２−１）、 オフ作動される（０）。第１のスキ ャンフラッグがオフ作動（０）され た後に第２のインタラブドサイクル まで、出力が現在の状態に保持され るようにする。

（１０−１６）使用されない。

レジスタ変更 サブアルゴリズムが状態に応答するのを許しながら、サブアルゴリズム（ビット １５）の状態を凍結し、あるいは、出力のみ（ビット１２）の状態を凍結するよ うに、制御レジスタ変更内で利用可能な２つのビットがある。

これらのビットのいずれかがイネーブルされその後ディスエーブルされた後に、 サブアルゴリズムは、出力に影響を与えることなしに、１つのインタラブドにつ いて、作動的（ａｃｔｃｖｅ）である。状態レジスタＤ１５ビット９（第１のス キャン）がオンであるまで、サブアルゴリズムによる出力の制御は、ディスエー ブルされる。

サブアルゴリズム作動 第４Ａ、４Ｂ図のフロー図に言及して、サブアルゴリズムの作動を考えるように する。ステップは、次のとおりである： １、　サブアルゴリズムがＤＩ−１５の状態からスキップされるべきであるか否 かを決定する。もし“オン２ならば、スキップする。

２、　オン及びオフ位置設定値及び位置入力によりつくられるＣＡＭ　（Ｄｌ５ −１）が“オン”であるか“オフ′であるかを決定する。また、ＣＡＭがオフか らオンに転移しているか否か（Ｄｌ５−２−１）。

３、“オン遠隔゛入力が“オン′であるか“オフ”であるか（Ｄｌ５−３）を決 定し、そして、“オフ”から“オン”への転移が起こったか否かを決定する。（ Ｄｌ５−４−１）もし“オン遠隔°ポインタ及び／又はマスクが０であるならば 、“オン遠隔°を開放であると仮定する。

入力は、任意のプロセッサインターナルレジスタビットであってもよい。

４、　オン状態に進む前に、オフ状態がチェックされる状態で、コマンド（Ｄｌ ５−５）が１オン”であるか“オフ”であるか（Ｄｌ５−５）を決定する。もし 遠隔イネーブル入力ポインタ及び／又はマスクが０であるならば、全てのイネー ブル遠隔−１であると仮定する。もし関連された入力ポインタ及び／又はマスク が０であり、コマンドのオフ作動及び非オン作動を起こすならば、オフ及びオン 状態を真実でないと仮定する。ｃａｍあるいはオン遠隔転移でのみ、コマンドが オン作動されることを気付かれたい。

５、　出力補助（Ｄｌ５−８）が直接にあるいは時間遅延経路を介して“オン” であるが“オフ”であるかを決定する。もし使用されるならば、時間遅延は、プ リセットにイネーブルされ、経路を介しての第１の経路に基づいてディクレメン トされ、次のインタラブドに基づいて０までディクレメントされる。イネーブル 時間遅延すセッ）（Ｄｉ−１３）は、時間をプリセットに保持する。ここで、イ ネーブルされた時間遅延リセットによりディスエーブルされるディクレメントの 間に、現在の時間（Ｄｉ４）は、残りの時間で更新されるのみであることを気付 かれたい。

６、　出力が“オン°、“オフ゛であるかあるいはバイパスされるかを決定する 。もし出力ポインタあるいはマスクが０であるならば、どんな作動も起こらない 。

アルゴリズム実行時間 ＳＰｌのタイミングをとられたインクラブドアルゴリズムを実行することは、プ ロセッサの最高のタスクである。ひとたび開始されると、アルゴリズムは、イン タラブドされることができず、全ての他のプロセッサタスクは、延期される。

従って、プロセッサの適切な作動を許すために、アルゴリズムは、通信タスク、 プロセッサハウスキーピングタスクを取り扱い、はしご（１ａｄｄｅｒ）を実行 するために、各２．５ＭＳクロックパルスの間に、充分な時間を許すように、制 限されねばならない。最大アルゴリズム時間の使用についての最大ペナルティは 、２．５ＭＳ率での繰り返し６インタラプトについて普通の１０倍のスキャン遅 延である。

例として；全でのタスク時間テーブルは：通信−２００Ｕ　最小 ハウスキーピング−１００Ｕ　最小 はしご−１００Ｕ　最小 アルゴリズム−１００Ｕ　最大 アルゴリズムの長さを決定するために、プログラムされたサブアルゴリズムの各 実行についての時間は、使用された各タイプの数及び総計の数と掛は合わされる 。最大制限は、２１００Ｕ　である。

アルゴリズム制御パラメータレジスタ変更これらのレジスタは、インタラブド及 びサブアルゴリズムが出力を積極的に制御している間に、変更されない。

サブアルゴリズムが状態に応答するのを許している間に、サブアルゴリズム（ビ ット１５）の状態を凍結しあるいは出力のみ（ビット１２）の状態を凍結するよ うに、制御レジスタＤ１において利用可能な２つのビットがある。これらのビッ トのいずれかがイネーブルされその後ディスエーブルされた後に、サブアルゴリ ズムは、出力に影響を与えることなしに、１つのインクラブドについて作動的で ある。サブアルゴリズムによる出力の制御は、状態レジスタＤ１５ビット９（第 １のスキャン）がオンであるまで、ディスエーブルされる。

サブアルゴリズム制御から出力を取り除く上記方法は、また、はしごプログラム に出力のマニュアル制御を与えるように使用され得る。

このように、本発明は、プレスアルゴリズムを利用して、高速プレスについて、 ＰＬｃ制御システムを与え、前記アルゴリズムは、サブアルゴリズムの複数の実 行を含み、これは、プレスの正確で制御された高速作動をイネーブルする。

本発明は、多くの異なる形式で実施することが可能であるが、本発明の好適な実 施例が、図面に示され、この図面で詳細に述べられており、本開示は、本発明の 原理の例示として認められるべきであり、本発明の広い様相を、示された実施例 に制限することを意図されていないことを理解すべきである。

特定の実施例が示され述べられてきたが、本発明の精神から逸脱することなしに 、多数の変更が考えられ、保護の範囲は、添付の請求の範囲により定められる。

浄書（内容に変更なし） Ｆ”　Ｘ　（３−２ ＦＩＯ−３ パンチプレスアルゴリズム Ｆ　Ｉ　０−　４　ｋ：ｚ 手続補正書坊式） 平成２年１１月１３日史へ

Claims (10)

【特許請求の範囲】
1. １．サイクルタイプのモードで作動する高速機械を制御するプログラマブル論理 コントローラ（ＰＬＣ）に基づくシステムであって、 少なくとも２つの状態を有する複数の部分を有する少なくとも１つの機械と、 実行メモリと、 該実行メモリ内の機械制御アルゴリズムと、システムの作動を調和する制御プロ セッサと、前記機械と前記制御プロセッサとの間の通信接続と、を含み 前記制御プロセッサは、また、前記制御プロセッサと前記機械との間の通信を実 行し、そして、機械から受け取られる入力に基づいて所望の出力状態及びデータ 値の計算を実行するスキャンプロセッサを含むシステム。
2. ２．請求の範囲１記載のＰＬＣにおいて、アルゴリズムは、スキャンプロセッサ の実行指令内にあるＰＬＣ。
3. ３．請求の範囲１記載のＰＬＣにおいて、アルゴリズムは、周期的なインタラプ トを与えるように機能するＰＬＣ。
4. ４．請求の範囲１記載のＰＬＣにおいて、アルゴリズムは、複数の機能ブロック のソフトウエアを含むＰＬＣ。
5. ５．請求の範囲１記載のＰＬＣにおいて、アルゴリズムは、実質的に同じサブア ルゴリズムの多数の実行を含むＰＬＣ。
6. ６．請求の範囲１記載のＰＬＣにおいて、制御プロセッサからのインターナル入 力、イクスターナル入力、出力、及びデータを受け取って記憶するイメージメモ リを含み、前記スキャンプロセッサは、前記イメージメモリヘの直接アクセスを 有し、前記イメージメモリ内の入力及びデータに基づく計算を実行するＰＬＣ。
7. ７．請求の範囲１記載のＰＬＣにおいて、使用者プログラムを含む使用者メモリ を含み、該使用者メモリは、前記キャンプロセッサに直接に接続し、使用者プロ グラムに従って前記スキャンプロセッサの作動及びシーケンスを制御するように するＰＬＣ。
8. ８．請求の範囲１記載のＰＬＣにおいて、スキャンサイクルは、２．５ミリ秒で あり、イメージメモリは、スキャンサイクルごとに更新されるＰＬＣ。
9. ９．請求の範囲１記載のＰＬＣにおいて、制御プロセッサは、制御コマンドを前 記スキャンプロセッサに与え、前記スキャンプロセッサから入力を受け取って、 機械と通信するようにするＰＬＣ。
10. １０．請求の範囲１記載のＰＬＣにおいて、１分当たりの１２０のストロークで パンチプレスの作動をイネープルするＰＬＣ。