JPH0348933A - リターンアドレスのスタック制御回路 - Google Patents
リターンアドレスのスタック制御回路Info
- Publication number
- JPH0348933A JPH0348933A JP18546089A JP18546089A JPH0348933A JP H0348933 A JPH0348933 A JP H0348933A JP 18546089 A JP18546089 A JP 18546089A JP 18546089 A JP18546089 A JP 18546089A JP H0348933 A JPH0348933 A JP H0348933A
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリターンアドレスのスタック制御回路に関し、
特にリターンアドレスの保存と保存されたリターンアド
レスの取出しとを行うリターンアドレスのスタック制御
回路に関する。
特にリターンアドレスの保存と保存されたリターンアド
レスの取出しとを行うリターンアドレスのスタック制御
回路に関する。
ファームウェアでサブルーチンコールを行う際に動作す
る従来のリターンアドレスのスタック制御回路は、スタ
ックポインタの値を保持する手段と、サブルーチン階層
のプッシュダウンおよびポツプアップの動作に従ってそ
のスタックポインタの値を増減して変動させる手段と、
変動するスタックポインタの値に対応する位置にリター
ンアドレスをスタックしたり取出したりする手段とを有
して構成されている。
る従来のリターンアドレスのスタック制御回路は、スタ
ックポインタの値を保持する手段と、サブルーチン階層
のプッシュダウンおよびポツプアップの動作に従ってそ
のスタックポインタの値を増減して変動させる手段と、
変動するスタックポインタの値に対応する位置にリター
ンアドレスをスタックしたり取出したりする手段とを有
して構成されている。
上述した従来のリターンアドレスのスタック制御回路は
、リターンアドレスをスタックしても、ポツプアップす
ると、スタックポインタが元に戻り、次のスタックを行
うと、前のリターンアドレスの値が上書きされて消され
てしまうので、複数階層に及びプッシュダウンとポツプ
アップとが変則的に繰り返されるような状態で障害が発
生した場合に、その経緯を判断することが困難であり、
解析に時間を要するとともに、多段階にプッシュダウン
したスタックポインタを一度に一定の位置にまでポツプ
アップする必要が生じた場合に、ポツプアップする前の
スタックポインタの位置が認識できないという欠点を有
している。
、リターンアドレスをスタックしても、ポツプアップす
ると、スタックポインタが元に戻り、次のスタックを行
うと、前のリターンアドレスの値が上書きされて消され
てしまうので、複数階層に及びプッシュダウンとポツプ
アップとが変則的に繰り返されるような状態で障害が発
生した場合に、その経緯を判断することが困難であり、
解析に時間を要するとともに、多段階にプッシュダウン
したスタックポインタを一度に一定の位置にまでポツプ
アップする必要が生じた場合に、ポツプアップする前の
スタックポインタの位置が認識できないという欠点を有
している。
〔課題を解決するための手段〕
本発明のリターンアドレスのスタック制御回路は、多段
階にサブルーチンへの移行及び復帰をする際にプロセッ
サのリターンアドレスを処理するリターンアドレスのス
タック制御回路において、サブルーチン階層のプッシュ
ダウン及びポツプアップの動作に従ってそれぞれスタッ
クポインタの値をプラス１及びマイナス１して保持する
ポインタレジスタと、プッシュダウン時に保持すべきリ
ターンアドレスの値をその時のスタックポインタの値と
ともに順次に格納するトレースメモリと、リターンアド
レスの値が格納される前記トレースメモリのアドレスを
保持するアドレスレジスタと、リターンアドレスの値が
前記トレースメモリに格納される度に前記アドレスレジ
スタにある格納されたアドレスの値を受けてその時のス
タックポインタの値に対応する位置に格納する二次アド
レス格納手段と、ポツプアップ時に前記ポインタレジス
タよりスタックポインタの値を得て前記二次アドレス格
納手段からそのスタックポインタの値に対応する前記ト
レースメモリのアドレスを読出してそのアドレスにより
前記トレースメモリからリターンアドレスを読出すリタ
ーンアドレス取出し手段とを有して構成されている。
階にサブルーチンへの移行及び復帰をする際にプロセッ
サのリターンアドレスを処理するリターンアドレスのス
タック制御回路において、サブルーチン階層のプッシュ
ダウン及びポツプアップの動作に従ってそれぞれスタッ
クポインタの値をプラス１及びマイナス１して保持する
ポインタレジスタと、プッシュダウン時に保持すべきリ
ターンアドレスの値をその時のスタックポインタの値と
ともに順次に格納するトレースメモリと、リターンアド
レスの値が格納される前記トレースメモリのアドレスを
保持するアドレスレジスタと、リターンアドレスの値が
前記トレースメモリに格納される度に前記アドレスレジ
スタにある格納されたアドレスの値を受けてその時のス
タックポインタの値に対応する位置に格納する二次アド
レス格納手段と、ポツプアップ時に前記ポインタレジス
タよりスタックポインタの値を得て前記二次アドレス格
納手段からそのスタックポインタの値に対応する前記ト
レースメモリのアドレスを読出してそのアドレスにより
前記トレースメモリからリターンアドレスを読出すリタ
ーンアドレス取出し手段とを有して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のリターンアドレスのスタック制御回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
第１図に示すように、１０はポインタレジスタで、２０
はアドレスレジスタで、３０はトレースメモリで、４０
は二次アドレス格納手段で、５０は読出し手段である。
はアドレスレジスタで、３０はトレースメモリで、４０
は二次アドレス格納手段で、５０は読出し手段である。
プッシュダウンの命令が実行されると、ポインタレジス
タ１０に格納されていたスタックポインタの値は、リタ
ーンアドレスとともに、トレースメモリ３０の、アドレ
スレジスタ２０にあるアドレスで指示される位置に格納
される。
タ１０に格納されていたスタックポインタの値は、リタ
ーンアドレスとともに、トレースメモリ３０の、アドレ
スレジスタ２０にあるアドレスで指示される位置に格納
される。
また、この時のスタックポインタの値に対応する二次ア
ドレス格納手段４０の位置にこの時のトレースメモリ３
０のアドレスが格納された後に、スタックポインタの値
はプラス１されてからポインタレジスタ１０へ、トレー
スメモリ３０のアドレスはプラス１されてから、アドレ
スレジスタ２０へそれぞれ送られて保持される。こうし
てプッシュダウンが実行される度に、その時のリターン
アドレスがトレースメモリ３０に格納されていく。
ドレス格納手段４０の位置にこの時のトレースメモリ３
０のアドレスが格納された後に、スタックポインタの値
はプラス１されてからポインタレジスタ１０へ、トレー
スメモリ３０のアドレスはプラス１されてから、アドレ
スレジスタ２０へそれぞれ送られて保持される。こうし
てプッシュダウンが実行される度に、その時のリターン
アドレスがトレースメモリ３０に格納されていく。
逆に、ポツプアップ命令が実行されると、スタックポイ
ンタの値は、マイナス１されて、この時のスタックポイ
ンタの値に対応す不二次アドレス格納手段４０に格納さ
れているトレースメモリ３０のアドレスが読出し手段５
０に読出され、トレースメモリ３０に送られて読出しア
ドレスとなって、リターンアドレスが得られることにな
る。
ンタの値は、マイナス１されて、この時のスタックポイ
ンタの値に対応す不二次アドレス格納手段４０に格納さ
れているトレースメモリ３０のアドレスが読出し手段５
０に読出され、トレースメモリ３０に送られて読出しア
ドレスとなって、リターンアドレスが得られることにな
る。
なお、ポツプアップでは、ポインタレジスタＩＯは更新
されるが、アドレスレジスタ２０は更新されない。
されるが、アドレスレジスタ２０は更新されない。
第２図はファームウェアのサブルーチンコールにおける
本実施例の各構成部の格納値の一例を示す情報説明図で
ある。
本実施例の各構成部の格納値の一例を示す情報説明図で
ある。
第２図に示すように、第０層のメインルーチンでサブル
ーチンＡがコールされると、サブルーチンＡからのリタ
ーンアドレス［Ａ）が、トレースメモリ３０のアドレス
“００″にスタックポインタの値“０”とともに格納さ
れる。この時の二次アドレス格納手段４０のスタックポ
インタの値“０”に対応するエリアには、アドレス″０
０”が格納され、ポインタレジスタ１０のスタックポイ
ンタの値は“１″に更新される。
ーチンＡがコールされると、サブルーチンＡからのリタ
ーンアドレス［Ａ）が、トレースメモリ３０のアドレス
“００″にスタックポインタの値“０”とともに格納さ
れる。この時の二次アドレス格納手段４０のスタックポ
インタの値“０”に対応するエリアには、アドレス″０
０”が格納され、ポインタレジスタ１０のスタックポイ
ンタの値は“１″に更新される。
続いて、第１層のサブルーチンＡの中でさらにサブルー
チンＡ１がコールさｈると、サブルーチンＡ１からのリ
ターンアドレスがトレースメモリ３０のアドレス“０１
”にスタックポインタの値“１”とともに格納され、ス
タックポインタの値“１″の二次アドレス格納手段４０
には、アドレス“０１″が格納され、ポインタレジスタ
１０のスタックポインタの値は“２”に更新される。
チンＡ１がコールさｈると、サブルーチンＡ１からのリ
ターンアドレスがトレースメモリ３０のアドレス“０１
”にスタックポインタの値“１”とともに格納され、ス
タックポインタの値“１″の二次アドレス格納手段４０
には、アドレス“０１″が格納され、ポインタレジスタ
１０のスタックポインタの値は“２”に更新される。
次に、サブルーチンＡ１からのリターン処理でポツプア
ップが実行され、ポインタレジスタ１０のスタックポイ
ンタの値は“２″から“１″に下がり、１”で示さｈる
二次アドレス格納手段４０に格納されているアドレス“
０１”により、トレースメモリ３０上にあるサブルーチ
ンＡ１からのリターンアドレス〔Ａ１〕を得てリターン
する。その後、順次サブルーチンＡ２のコール、サブル
ーチンＡ２ａのコール、サブルーチンＡ２ａからのリタ
ーン、サブルーチンＡ２からリターン、サブルーチンＡ
からのリターン、サブルーチンＢのコール、サブルーチ
ンＢからのリターンというように、プッシュダウンとポ
ツプアップとが繰り返され、ＥＮＤまで処理を終えた時
点では第２図に示す結果となっている。
ップが実行され、ポインタレジスタ１０のスタックポイ
ンタの値は“２″から“１″に下がり、１”で示さｈる
二次アドレス格納手段４０に格納されているアドレス“
０１”により、トレースメモリ３０上にあるサブルーチ
ンＡ１からのリターンアドレス〔Ａ１〕を得てリターン
する。その後、順次サブルーチンＡ２のコール、サブル
ーチンＡ２ａのコール、サブルーチンＡ２ａからのリタ
ーン、サブルーチンＡ２からリターン、サブルーチンＡ
からのリターン、サブルーチンＢのコール、サブルーチ
ンＢからのリターンというように、プッシュダウンとポ
ツプアップとが繰り返され、ＥＮＤまで処理を終えた時
点では第２図に示す結果となっている。
第３図は第２図め例におけるスタックポインタの値の変
化を示すタイムチャートである。
化を示すタイムチャートである。
第２図の例では、第３図に示すように、先ず、メインル
ーチンがスタックポインタの値“０”で動作し、次にサ
ブルーチンＡがスタックポインタのｆ“ｌ”で動作し、
次にサブルーチンＡ１がスタックポインタの値す“２″
で動作し、次に一度すブルーチンＡに戻ってからサブル
ーチンＡ２がスタックポインタの値ｉ“２”で動作し、
次にサブルーチンＡ２ ａがスタックポイン多の値“３
″で動作し、次に一度すブルーチンＡ２．サブルーチン
Ａ、メインルーチンに順次戻ってからサブルーチンＢが
スタックポインタの値“１”で動作し、最後にメインル
ーチンがスタックポインタの値“０″で動作している。
ーチンがスタックポインタの値“０”で動作し、次にサ
ブルーチンＡがスタックポインタのｆ“ｌ”で動作し、
次にサブルーチンＡ１がスタックポインタの値す“２″
で動作し、次に一度すブルーチンＡに戻ってからサブル
ーチンＡ２がスタックポインタの値ｉ“２”で動作し、
次にサブルーチンＡ２ ａがスタックポイン多の値“３
″で動作し、次に一度すブルーチンＡ２．サブルーチン
Ａ、メインルーチンに順次戻ってからサブルーチンＢが
スタックポインタの値“１”で動作し、最後にメインル
ーチンがスタックポインタの値“０″で動作している。
以上説明したように、本発明のリターンアドレスのスタ
ック制御回路は、リターンアドレスをスタックポインタ
の値とともに順次にトレースメモリに格納しているので
、複数階層に及ぶサブルーチンコール等が変則的に実行
されている最中に障害等が発生しても、その経緯が直ち
に認識できるために解析が容易に行えるとともに、各ス
タックポインタ値の指し示す最新のリターンアドレスが
現在トレースメモリのどこのアドレスに位置するかを保
持してリターンアドレスを得ることにより、一つのトレ
ースメモリをリターンアドレスのトレースを行うための
スタックメモリの機能とポツプアップのリターンアドレ
スを得るためのスタックメモリの機能とに共用して有効
に利用することができるという効果を有している。
ック制御回路は、リターンアドレスをスタックポインタ
の値とともに順次にトレースメモリに格納しているので
、複数階層に及ぶサブルーチンコール等が変則的に実行
されている最中に障害等が発生しても、その経緯が直ち
に認識できるために解析が容易に行えるとともに、各ス
タックポインタ値の指し示す最新のリターンアドレスが
現在トレースメモリのどこのアドレスに位置するかを保
持してリターンアドレスを得ることにより、一つのトレ
ースメモリをリターンアドレスのトレースを行うための
スタックメモリの機能とポツプアップのリターンアドレ
スを得るためのスタックメモリの機能とに共用して有効
に利用することができるという効果を有している。
第１図は本発明のリターンアドレスのスタック制御回路
の一実施例を示すブロック図、第２図はファームウェア
のサブルーチンコールにおける本実施例の各構成部の格
納値の一例を示す情報説明図、第３図は第２図の例にお
けるスタックポインタの値の変化を示すタイムチャート
である。 １０・・・・・・ポインタレジスタ、２０・・・・・・
アドレスレジスタ、３０・・・・・・トレースメモリ、
４０・・団・二次アドレス格納手段、５０・・・・・・
読出し手段。
の一実施例を示すブロック図、第２図はファームウェア
のサブルーチンコールにおける本実施例の各構成部の格
納値の一例を示す情報説明図、第３図は第２図の例にお
けるスタックポインタの値の変化を示すタイムチャート
である。 １０・・・・・・ポインタレジスタ、２０・・・・・・
アドレスレジスタ、３０・・・・・・トレースメモリ、
４０・・団・二次アドレス格納手段、５０・・・・・・
読出し手段。
Claims (1)
- 多段階にサブルーチンへの移行及び復帰をする際にプロ
セッサのリターンアドレスを処理するリターンアドレス
のスタック制御回路において、サブルーチン階層のプッ
シュダウン及びポップアップの動作に従ってそれぞれス
タックポインタの値をプラス１及びマイナス１して保持
するポインタレジスタと、プッシュダウン時に保持すべ
きリターンアドレスの値をその時のスタックポインタの
値とともに順次に格納するトレースメモリと、リターン
アドレスの値が格納される前記トレースメモリのアドレ
スを保持するアドレスレジスタと、リターンアドレスの
値が前記トレースメモリに格納される度にアドレスレジ
スタにある格納されたアドレスの値を受けてその時のス
タックポインタの値に対応する位置に格納する二次アド
レス格納手段と、ポップアップ時に前記ポインタレジス
タよりスタックポインタの値を得て前記二次アドレス格
納手段からそのスタックポインタの値に対応する前記ト
レースメモリのアドレスを読出してそのアドレスにより
前記トレースメモリからリターンアドレスを読出すリタ
ーンアドレス取出し手段とを有することを特徴とするリ
ターンアドレスのスタック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18546089A JPH0348933A (ja) | 1989-07-17 | 1989-07-17 | リターンアドレスのスタック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18546089A JPH0348933A (ja) | 1989-07-17 | 1989-07-17 | リターンアドレスのスタック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348933A true JPH0348933A (ja) | 1991-03-01 |
Family
ID=16171177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18546089A Pending JPH0348933A (ja) | 1989-07-17 | 1989-07-17 | リターンアドレスのスタック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175655A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | マイクロコンピュータ |
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
-
1989
- 1989-07-17 JP JP18546089A patent/JPH0348933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175655A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | マイクロコンピュータ |
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
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