JPH0348461A

JPH0348461A - 半導体不揮発性記憶装置および消去方式

Info

Publication number: JPH0348461A
Application number: JP1182698A
Authority: JP
Inventors: Tetsuo Adachi; 哲生足立; Koichi Seki; 浩一関; Hitoshi Kume; 久米　均; Kazuhiro Komori; 小森　和宏; Toshiaki Nishimoto; 敏明西本; Takeshi Wada; 武史和田; Tadashi Muto; 匡志武藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-17
Filing date: 1989-07-17
Publication date: 1991-03-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は半導体不揮発性記憶装置の消去方式および半導
体不揮発性記憶装置に係り、特に消去動作の制御性と信
頼性向上に好適な接続状態に関する。

【従来の技術】

従来、電気的に消去可能なメモリセルの消去動作につい
ては、アイ・イー・イー・イー、インターナショナルリ
ライアビリティーフィジックスシンポジウム、１９８８
，年第１５８頁から第１６６頁（ＩＥＥＥ　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓ
ｉｃｓ　Ｓｙｍｐｏｓｉｕ＋ｍ　１９８８　ＰＰ１５８
−１６６）において論じられている。前記メモリセルは、浮遊ゲート電極と制御ゲート電極を
有する絶縁ゲート型電界効果トランジスタからなり、浮
遊ゲート電極下の薄いゲート酸化膜を通じて、浮遊ゲー
ト電極に基板より電子を注入あるいは放出することによ
り、書込み消去動作を行なう。消去方式としては、ソースに電圧を印加し制御ゲート電
極を接地により浮遊ゲート電極とソース領域の間のトン
ネル酸化膜に１０ＭＶ／ｃ一以上の高電界を印加するこ
とで，電気的に浮遊ゲート電極から情報電荷をトンネル
放出により引き抜く方式であり、この時ドレイン領域は
電気的に開放してあり、消去時に浮遊ゲート電極下部に
定常的な電流は流れない状態としていた．

【発明が解決しようとする課題】

上記従来例では，ドレイン領域は電気的にフローティン
グ状態であっても、ドレイン領域に付随した静電容量の
値を規定していなかった．この場合集積度が高くなるに
つれて、データ線の配線容量やドレイン領域の拡散層容
量などの寄生的な静電容量が増加するため、ドレイン領
域では大量の電荷が蓄積されやすくなる。これにより、
消去動作の進行と共にメモリセルのしきい値電圧ｖｔｈ
が熱平衡状態（浮遊ゲート電極が電気的に中性な状態）
のｖｔｈ付近まで低下してくると、寄生的な静電容量を
充電するための電流が流れ始める．これにより、浮遊ゲ
ート電極からソース領域へ流れる電子のファウラーノル
トハイム（　Ｆｏｖｌｅｒ　−　Ｎｏｒｄｈｅｉｓ）　
トンネル放出に加えて、半導体基板から浮遊ゲート電極
へのホットホール注入が顕著になり、消去動作の制御性
と信頼性が損なわれるという、過渡的な電流すなわち充
電電流による問題がこれまで解決されていなかった．以下、第２図を用いてこの状況を簡単に説明する。第２図は上記メモリセルの断面図であり、Ｐ型半導体基
板１、トンネル酸化膜２、浮遊ゲート電極３、層間絶縁
膜４、制御ゲート電極５、ｎ＋型半導体領域（ドレイン
領域）６、ｎ＋型半導体領域（ソース領域）７、からな
る絶縁ゲート型電界効果トランジスタより構成されてい
る。消去を行なう際、制御ゲート電極５、およびＰ型半導体
基板１、を接地しソース領域６に正の高電圧Ｖｓを印加
すると、浮遊ゲート電極３からソース領域７へ電子のト
ンネル放出８が起こり、消去動作が行なわれる。この時
、ドレイン領域６は配線容量やドレイン領域６の拡散層
容量などの寄生的な静電容量１ｌが多く介在している状
態（１！気的にはフローティング状態）である。消去の
初期においては，第２図に示すように浮遊ゲート電極３
に多量の電子が保持されているため、ソース領域７に高
電圧が印加されていてもチャネル電流９は流れない．消去が進行するにつれて浮遊ゲート電極３は蓄えられて
いた電子が減少することにより、電気的中性状態に近付
くとドレイン領域６にある静電容量１１を充電するため
にチャネル電流９が流れ始める．このチャネル電流９が種となってソース領域７の端部で
高電界によりアバランシェが起こり，ホットホールが発
生する．ここで発生したホットホールの一部はトンネル
酸化膜２または浮遊ゲート電極３に注入される。（ホッ
トホール注入１０）浮遊ゲート電極３へのホットホール
注入１０は電子のトンネル放出８に加え浮遊ゲート電極
３にある電子を急激に減少させることになる。この時の消去特性を第３図（符号１４）に示す。消去の初期では時間とともに安定したしきい値電圧の減
少傾向を示すが、消去が進むにつれてしきい値電圧は急
激に減少する．このため消去をあるしきい値電圧で停止
させるうえで制御性を維持することが極めて困難となる
。また、トンネル酸化膜２へのホットホール注入１０は界
面準位の発生を加速するなど，酸化膜の膜質を著しく低
下させるため、書替え可能回数を始めとする消去動作の
信頼性の向上に大きな障害となる。本発明の目的は、浮遊ゲート電極と制御ゲート電極を有
する絶縁ゲート型電界効果トランジスタからなるメモリ
セルにおいて、しきい値電圧の制御性に優れ、特性劣化
が少なく、さらに大容量化を実現するため、高信頼な電
気的消去方式および、その半導体不揮発性記憶装置を提
案することにある。

【課題を解決するための手段】

上記目的は、浮遊ゲート電極と制御ゲート電極を有する
絶縁ゲート型電界効果トランジスタからなる半導体不揮
発性記憶装置において、ソース領域に高電圧を印加して
消去を行なう際に流れるチャネル電流を、このチャネル
電流起因のホットホール注入による特性劣化がない領域
で使用するこまた，上記目的は，消去時にドレイン領域
に付随した静電容量値の上限を、充電電流すなはちチャ
ネル電流起因のホットホール注入による特性劣化がない
領域で使用することにより達成される。さらに、上記絶縁ゲート型電界効果トランジスタからな
る記憶素子の制御ゲート電極をワード線に接続し、ドレ
イン領域をデータ線に接続し、ソース領域を共通配線と
して構成されるマトリックス回路を備えた半導体不揮発
性記憶装置において、共通配線に高電圧を印加し、ワー
ド線に接地電位を印加する消去時に、上記メモリマトリ
ックス回路においてデータ線を開放させる場合，このデ
ータ線に付随した静電容量の分散を図るため、Ｙデコー
ダを用いてデータ線を分割し開放することで達威される
．また，上記メモリマトリックス回路において、データ
線毎にチャネル電流制限用の回路または、チャネル電流
制限用の高抵抗を具備することによっても達戒される．

【作用】

ングゲート電極の電位が上昇し，上記フローティング電
極下部に反転チャネルが形成され始める状態まで消去が
進行しても、チャネル電流は限定した範囲内に制限して
いるため，チャネル電流を種としたホットホールの発生
を防止することができる．このことによって、急激な消
去の進行を防止でき、制御性の高い消去動作が可能とな
る．また、ホットホール注入によるトンネル酸化膜の膜
質劣化が抑えられるため、書替え可能回数など信頼性に
優れた消去動作を実現することができる．

【実施例】

（実施例１）以下、本発明の第１の実施例を以下の図を用いて説明す
る。第１図は本実施例の消去方式の等価回路図、第３図、第
４図、第５図は上記消去方式による消去特性であり、第
３図はしきい値電圧の時間依存性、第４図は消去停止後
しきい値電圧のドレイン側に付随する静電容量依存性、
第５図は書込み／消去レベルの書替回数依存性を示した
ものである．まず第１図を用いて第１の実施例における
消去の動作を説明する．第ｌ図は、大きく分けてメモリ
セルアレイ回路とそれを駆動する周辺回路からなってい
る．Ｑｏｘは列選択スイッチ、１７、１８ａ、はＸデコーダ
およびＹデコーダ，１８ｂ．１９はＹプリデコーダおよ
びセンスアンプである。Ｑｍは電気的書込みおよび消去
動作が可能な不揮発性メモリセルであり、浮遊ゲート電
極と制御ゲート電極を有し、ゲート酸化膜を薄いトンネ
ル酸化膜にした絶縁ゲート型電界効果トランジスタから
なっている．メモリセルアレイ回路は、制御ゲート電極はワード線Ｗ
Ｌに接続されおり、ドレイン領域はデータｉｌ１、ＤＬ
に、ソース領域は接地線ＧＬにそれぞれ接続されている
．Ｑ　ｓ１、　Ｑ　ｓ，、は情報の書込み／読出し時と消
去時で接地線ＧＬの電位を切り換えるためのスイッチ素
子である．消去町ξ時には、Ｑｓｉを導通状態、Ｑｓ２を非導通状
態にする．また，ワード線ＷＬには接地電位Ｖｓｓ、た
とえばＯｖを印加する．この時、予め接地電位Ｖ　ｓ　
ｓ、に落しておいたデータＩｉＤＩ，を、Ｙデコーダ１
８ａを用い列選択スイッチＱｏ．を非導通状態としデー
タ線毎に分割した状態で開放することにより、メモリセ
ルのドレイン領域がフローティング状態でかつデータ線
容量や拡散容量などの寄生的な静電容量を分散させた状
態で消去動作が行なわれる．いま、浮遊ゲート電極からみえる全容量Ｃｒに対する、
浮遊ゲート電極と制御ゲート電極の間の容量ＣＦＣの割
合（カップリング比）を０．５程度、書込み動作による
しきい値電圧の上昇分Δｖｔｈを６Ｖ程度とすると、消
去初期の浮遊ゲート電極の電位ＶＦは−１．５ｖ程度に
なる。トンネル酸化膜の膜厚が１３ｎｍの場合、消去電
位Ｖ　ｐＥとして１２Ｖを接地１１ＧＬ（すなわちソー
ス領域）に印加すると，トンネル酸化膜には１　０　Ｍ
　Ｖ　／　ａ　ｍ以上の電界が消去動作初期に印加され
る．この時、了する．消去動作の初期においては、浮遊ゲート電極電位ＶＦが
−１．５Ｖ程度であるのに対し、ドレイン領域の電位は
ＯＶであるため、チャネル領域表面は蓄積状態になり、
チャネル電流は流れない。しかし、消去の進行とともに浮遊ゲート電極の電位ＶＦ
は上昇してくると、チャネル表面の状態は空乏状態から
弱反転状態へと変化し、ついにはチャネル電流が流れ始
める．ここで前述したように、ドレイン領域に付随した静電容
量１ｌが大きい場合、消去の進行とともに容量を充電す
るために流れるチャネル電流が急激に増大し，このチャ
ネル電流を種としたホットホールの発生と注入が消去動
作の制御性、信頼性に無視できない悪影響を及ぼす．これに対して、本実施例のように、データ線ＤＬがＹデ
コーダ１８ａおよび列選択スイッチＱｏ．によってデー
タ線ＤＬ毎に分割され開放状態であれば、これにより、
ドレイン領域に付随した静電容量１１を分散することが
できる．このため、微小のチャネル電流によってドレイ
ン領域に付随した静電容量１１が充電されることにより
電位は上昇し、このことがチャネル電流を減少させる方
向に働くため、消去が進んでもホットホールの発生注入
を十分に低いレベルに抑えることができる。第４図は本実施例のドレイン領域に付随する静電容量１
１の範囲を単体素子評価により明確にする図である．こ
こで用いた素子はゲートＩｌｌＩ／ゲート長＝１．２／
１．２μ―、ソース拡散層は接合耐圧が１５Ｖ程度のも
のである．この素子の場合，本発明におけるドレイン領
域に付随する静電容量の値が１０ｎＦ以下であれば容量
の値を換えても、ある時間消去を行なった後のしきい値
は安定しており再現性の良い領域であることがわかる．
しかし、静電容量の値が１０ｎＦ以上の場合、消去後の
しきい値は深くなっており消去の急激な進行が起きてい
ることがわかる．ここでデータ線ＤＬに付随する寄生的な静電容量１１の
上限値としては、メモリアレー内において消去速度にビ
ット間でばらつきがあるため最速ビットに対応しなけれ
ばならず、単体評価結果と同様１０ｎＦ以下にする。第３図はドレイン側に付随した静電容量値を限定した消
去特性１３（本実施例）と静電容量の値が大きい場合の
消去特性１４（従来例）比較したものである．前記従来技術で述べたように、ドレイン領域に付随する
静電容量が大きい場合（１　０　ｎ　Ｆ以上）、この容
量の充電電流即ちチャネル電流を種としたホットホール
の発生・注入により消去動作の制御性、信頼性に悪影響
を及ぼす（消去特性１４）。これに対して本発明により、消去を行なう際ドレイン領
域に付随する静電容量の値を、チャネル電流を種とした
ホットホールの発生・注入の影響は殆ど見られない領域
（１０ｎＦ以下）で使用したことにより，制御性の良い
消去特性を実現することができる（消去特性１３）。第５図は本実施例ならびに従来例における、書込み消去
特性の書替回数依存性を示したものである．・書込みレ
ベル１２は従来例と本実施例ともに差は見られない。し
かし、消去レベルに関して、本方式（消去レベル１６）
では数百回程度の書替を行なっても消去レベルは殆ど変
化せず、従来方式（消去レベル１５）に比べて信頼性に
優れている．以上で説明したように、本実施例の消去方式によれば、
消去レベルの制御性に優れ、また書替回数などの面で信
頼性の高い消去動作を実現することができる。（実施例２）以下、本発明の第２の実施例を説明する。第８図、第９図、第１０図は，本実施例の消去方式を実
現する等価回路図、第６図、第７図は上記消去方式によ
る消去特性であり，第６図は、消去停止後のしきい値電
圧のチャネル電流レベル依存性、第７図は、しきい値電
圧の時間依存性を示したものである．第６図は、本実施例の消去時に流れるチャネル電流の上
限値を単体メモリセルの評価により明確にした図である
．ここで用いた素子はゲート幅／ゲート長＝　１．２／
　１．２μｍ、ソース拡散層は接合耐圧が１５Ｖ程度の
ものである．この素子の場合、本発明における消去時に
流れるチャネルの値が１０ｎＡ以下であれば、一定時間
消去を行なった後のしきい値は安定しており再現性の良
い領域であることがわかる。しかし、チャネル電流の値
が１０ｎＡ以上の場合、消去後のしきい値は低下してお
り，消去の急激な進行、すなわちホットホール注入が起
きていることがわかる。以上のことから、消去動作にお
いて流れるチャネル電流は１０ｎＡ以下とする必要があ
る。この電流レベルはゲート長が短くなるにつれ、また
、ソース拡散層の接合耐圧が下がるほど低くなる．第７図は上記チャネル電流の上限値をもとに消去特性を
評価し、その有効性を確認した結果を示す．図中２１は
チャネル電流制限用回路２０をデータ線毎に設けた場合
（本実施例）、２２はチャネル電流制限用回路２０をデ
ータ線ＤＬをまとめた状態で設けた場合、１４はデータ
線ＤＬに付随を比較したものである。ここで前記従来技術で述べたようにドレイン領域に付随
した静電容量が大きい場合には、消去の進行とともに容
量を充電するために流れるチャネル電流が急激に増大し
、このチャネル電流を種としたホットホールの発生・注
入が消去動作の制御性、信頼性に無視できない悪影響を
及ぼすことがわかる（消去特性１４）。またデータ線を
まとめてチャネル電流制限用回路２０に接続した場合（
消去特性２２）についても従来技術と同様であることが
わかる。これはドレイン領域に付随する静電容量による
充電電流が影響しているためである。これに対して本発明では、消去を行なう際、チャネル電
流制限回路２０をデータ線毎に設けることによりチャネ
ル電流を種としたホットホールの発生・注入の影響は見
られず、制御性の良い消去特性を実現することができる
（消去特性２１）。次に第８図を用いて、上記チャネル電流の上限値をもと
にした本実施例における消去の動作を説明する．第８図は本実施例の消去方式を実現する等価回路であり
実施例１の第１図と同様，大きく分けてメモリセルアレ
イ回路とそれを駐動する周辺回路からなっている．第１
図の等価回路と異なる点は、データ線毎にチャネル電流
制限用の回路を設けたことである．このチャネル電流制限用回路の電流制限値としては、メ
モリアレー内のビット間で消去速度にばらつきがあるた
め最速ビットのメモリセルに対応させる必要があり，単
体評価結果と同様１０ｎＡとする。本実施例に示す消去方式の特徴は、チャネル電流の上限
を、ホットホールの発生・注入による特性劣什のない領
域（＃価した素子については１０ｎＡ以下）で使用する
ことを目的とした回路を設けたことである。本実施例の消去方式を実現するための回路動作は以下の
通りである。消去動作時には、Ｑｓエを導通状態、Ｑｓ，を非導通状
態にすることにより消去電圧ＶｐＥをソース領域に印加
する。また、ワードａＷＬには接地電位Ｖｓｓ、たとえ
ばＯＶを印加する。この時、データ線ＤＬ毎にチャネル
電流制限用の回路２０を接続し、バイアス印加部に所定
の電圧を印加することによりチャネル電流を制限する。これによりメモリセルのドレイン領域はデータ線容量や
拡散容量などの寄生的な静電容量が分散されており、か
つチャネル電流が１０ｎＡ以下に制限された状態で消去
動作が行なわれる。また、上記方法としてチャネル電流制限用の回路２０を
第９図に示すような回路とすることができる。第９図は本実施例の消去方式を実現する等価回路であり
、第８図と同様、大きく分けてメモリセルアレイ回路と
それを能動する周辺回路からなっている．ここで，第８
図にあるチャネル電流制限用の回路２０の替わりに、第
９図に示すようなＭＯＳトランジスタ２３をデータ線毎
に接続し、このゲート電極を接地することによってもチ
ャネル電流が制限された状態で消去動作が実現できる。上記ＭＯＳトランジスタ２３の特性としては、ドレイン
電位が消去の進行によって上昇するデータｖＡ電位の最
大値で、この時ゲート電圧がＯＶの状態で流れるチャネ
ル電流が１０ｎＡ以下の素子である。さらに、このＭＯＳトランジスタ２３の替わりに、チャ
ネル電流制限用の高抵抗素子を用いることでも実現され
る．第１０図は本実施例の消去方式を実現する等価回路であ
り、第８図、第９図と同様，大きく分けてメモリセルア
レイ回路とそれを疑動する周辺回路からなっている。こ
こで、第１０図に示すように、第９図のＭＯＳトランジ
スタ２３の替わりに、高抵抗の材料たとえば不純物が殆
ど打ち込まれていないポリシリコン２４をデータ線毎に
接続し、この抵抗値は評価したデバイスにおいて、消去
によって流れるチャネル電流（１０ｎＡ以下）によりド
レイン電位を０．１ｖ上昇させる値、すなわちＩＯＭΩ
とすることによっても実現できる．この時のポリシリコ
ン抵抗２４のサイズはＷ／Ｌ＝２／５μ論である。以上で説明したように，本実施例の消去方式によれば、
望ましくないホットホールの発生・注入現象を回避する
ことができるため、消去レベルの制御性に優れ、また書
替回数などの面で信頼性の高い消去動作を実現すること
ができる．

【発明の効果】

本発明によれば、浮遊ゲート電極と制御ゲート電極を有
し、ゲート酸化膜を薄いトンネル酸化膜にした絶縁ゲー
ト型トランジスタからなる不揮発性メモリセルにおいて
、電子のＦ０１１６ｒ−Ｎｏｒｄｈｅｉｍトンネル放出
による電気的消去動作を行なう際、望ましくないホット
ホールの発生・注入現象をおさえることができるので、
制御性ならびに信頼性の高い消去動作を実現することが
できる。

【図面の簡単な説明】

第１図は本発明の実施例１の消去方式を実現する半導体
記憶回路の等価回路図、第２図は従来の消去方式の問題
点を説明するメモリセルの断面図、第３図、第４図、第
５図は実施例１の消去方式による消去特性図、第６図、
第７図は実施例２の消去方式による消去特性図、第８図
，第９図、第１０図は本発明の実施例２の消去方式を実
現する半導体記憶回路の等価回路図である。符号の説明１・・・ｐ型半導体基板、２・・・トンネル酸化膜、３
・・・浮遊ゲート電極、４・・・層間絶縁膜、５・・・
制御ゲート電極、６・・・ｎ＋型半導体領域（ドレイン
領域を構成する）、７・・・ｎ＋型半導体領域（ソース
領域を構成する）、８・・・電子のＦ−Ｎトンネル放出
、９・・・電子のチャネル電流．１０・・・ホットホー
ル注入，１１・・・寄生的な静電容量（配線容量、ドレ
イン拡散容量），１２・・・書込みレベル、１３・・・
静電容量が１０ｎＦ以下の消去特性、１４・・・静電容
量が１０ｎＦ以上の消去特性，１５・・・静電容量が１
０ｎＦ以上の消去レベル（従来方式）、ｌ６・・・静電
容量が１０ｎＦ以下の消去レベル、Ｑｍ・・・メモリセ
ル，ＤＬ・・・データ線，ＷＬ・・・ワード線、ＧＬ？
・・接地線，Ｑｓ■、Ｑｓよ・・・接地線電位の切り換
えスイッチ素子、Ｑｏ．・・・列選択スイッチ素子、１
７・・・Ｘデコーダ、１８ａ・・・Ｙデコーダ，１８ｂ
・・・Ｙプリデコーダ、１９・・・センスアンプ、２０
・・・電流制限回路、２１・・・データ線毎にチャネル
電流制限用回路２０を接続した消去特性、２２・・・デ
ータ線をまとめてチャネル電流制限用回路２０を接続し
た消去特性、２３・・・ＭＯＳトランジスタ、２４・・
・高抵抗ポリシリコン第２図Ａ七時間（？） τ偕回駁（町

Claims

【特許請求の範囲】１、ゲート酸化膜上の浮遊ゲート電極と、その浮遊ゲー
ト電極下部にオーバラップしてあるドレイン領域、およ
びソース領域からなり、更に浮遊ゲート電極上に積層す
る形で層間絶縁膜を介して設けられた制御ゲート電極を
有する絶縁ゲート型電界効果トランジスタを記憶素子と
して備えた半導体不揮発性記憶装置であって、ドレイン
領域あるいはソース領域のいずれか一方に所定の電圧を
印加して、浮遊ゲート電極に蓄えられた情報電荷を上記
電圧印加領域に引き抜く際、電圧を印加しない方の拡散
層領域に付随した静電容量成分を、この静電容量を充電
するために流れるチャネル電流に起因した、上記情報電
荷とは極性の異なる電荷の注入による、特性劣化を起こ
さない静電容量値とすることを特徴とした半導体不揮発
性記憶装置の消去方式。２、絶縁ゲート型電界効果トランジスタを記憶素子とし
て備えた半導体不揮発性記憶装置であって、ドレイン領
域あるいはソース領域のいずれか一方に所定の電圧を印
加して、浮遊ゲート電極に蓄えられた情報電荷を上記電
圧印加領域に引き抜く際、電圧を印加しない方の拡散層
領域に付随した静電容量成分を、この静電容量を充電す
るために流れるチャネル電流に起因した上記情報電荷と
は極性の異なる電荷の注入による、特性劣化を起こさな
い静電容量値であることを特徴とする半導体不揮発性記
憶装置。３、絶縁ゲート型電界効果トランジスタを記憶素子とし
て備えた半導体不揮発性記憶装置において、上記ドレイ
ン領域あるいはソース領域のいずれか一方に所定の電圧
を印加して、浮遊ゲート電極に蓄えられた情報電荷を上
記電圧印加領域に引き抜く際、上記電圧印加領域から電
圧を印加しない方の拡散層領域に流れるチャネル電流の
値が、このチャネル電流を起因とした上記情報電荷とは
極性の異なる電荷の注入による特性劣化を起こさない領
域で用いることを特徴とした半導体不揮発性記憶装置の
消去方式。４、絶縁ゲート型電界効果トランジスタからなる記憶素
子の制御ゲート電極をワード線に接続し、ドレイン領域
またはソース領域のいずれか一方をデータ線に接続し、
さらに、他方の拡散層領域を共通配線として構成される
マトリックス回路を備えた半導体不揮発性記憶装置であ
って、共通配線に電圧を印加し、ワード線に接地電位ま
たは負電位を印加する消去時に、データ線に接続された
Ｙデコーダを開放することを特徴とする半導体不揮発性
記憶装置。５、絶縁ゲート型電界効果トランジスタからなる記憶素
子の制御ゲート電極をワード線に接続し、ドレイン領域
またはソース領域のいずれか一方をデータ線に接続し、
さらに他方の拡散層領域を共通配線として構成されるマ
トリックス回路を備えた半導体不揮発性記憶装置であっ
て、共通配線に電圧を印加し、ワード線に接地電位また
は負電位を印加する消去時に、上記メモリマトリックス
において、データ線にチャネル電流制限用の回路を具備
したことを特徴とする半導体不揮発性記憶装置。６、絶縁ゲート型電界効果トランジスタからなる記憶素
子の制御ゲート電極をワード線に接続し、ドレイン領域
またはソース領域のいずれか一方をデータ線に接続し、
さらに他方の拡散層領域を共通配線として構成されるマ
トリックス回路を備えた半導体不揮発性記憶装置であっ
て、共通配線に電圧を印加し、ワード線に接地電位また
は負電位を印加する消去時に、上記メモリマトリックス
において、データ線にチャネル電流制限用の高抵抗を具
備したことを特徴とする半導体不揮発性記憶装置。