JPH0347616B2 - - Google Patents

Description

請求の範囲 １ 複数の非同期ステーシヨンを有するデータ処
理網の１つのステーシヨンからデータを受け入
れ、該データをデータ処理網の他のステーシヨン
に伝送する通信連結装置において、 複数のデータポートであつて、各々のデータポ
ートは、該データポートが接続された場合に対応
するステーシヨンからデータを受け入れかつ該ス
テーシヨンにデータを伝送するように構成されて
いるデータポート、 データを記憶するためのメモリユニツト、 プログラムに基づいてデータ処理を実行するプ
ロセツサであつて、メモリアクセスを要求するプ
ロセツサ、 メモリバス優先回路、及び データポート、メモリユニツト、プロセツサ及
びメモリバス優先回路を相互接続する相互接続手
段 で構成されており、 メモリユニツトは、総てのデータポートからア
クセス可能な１つのコモンメモリセクシヨン、及
びそれぞれのデータポートに対応して設けられて
該対応するデータポートからそれぞれアクセス可
能な複数のローカルメモリセクシヨンを有してお
り、 データポートは、対応するステーシヨンからの
メモリアクセス要求を受け取り、それに応答し
て、コモンメモリセクシヨン及びローカルメモリ
セクシヨンへのアクセス要求をそれぞれ示してい
るコモンセクシヨンアクセス要求信号及びローカ
ルセクシヨンアクセス要求信号の一方を出力する
ためのメモリ要求制御回路を含んでおり、 プロセツサは、データポートと同様なローカル
セクシヨンアクセス要求信号を出力するための手
段を含んでおり、 相互接続手段は、デユアルメモリバスシステム
を含んでおり、該バスシステムは、コモンメモリ
セクシヨンといずれかのデータポートとの間の直
接的なアクセスを提供するコモンバスサブシステ
ム、並びにそれぞれのデータポートと該データポ
ートに対応するローカルメモリセクシヨンとの間
及びプロセツサと任意のローカルメモリセクシヨ
ンとの間の直接的アクセスを提供するローカルバ
スサブシステムとから構成され、これらのコモン
サブシステム及びローカルサブシステムは同時に
使用できるように独立して構成されており、 メモリバス優先回路は、 周期的なメモリ動作サイクルを規定しかつ該そ
れぞれのサイクルに対応して複数のデータポート
の１つを特定できるようにするためのタイミング
信号を発生するタイミング信号発生手段、 それぞれのデータポートによつて発生されたコ
モンセクシヨンアクセス要求信号又は、ローカル
セクシヨンアクセス要求信号、及び通信連結装置
のデータポート以外の構成要素からのメモリセク
シヨンアクセス要求信号を受信し、該受信された
信号が示すアクセス要求に応じて、その時点での
タイミング信号により特定されたデータポート
が、コモンバスサブシステム又はローカルバスサ
ブシステムを要求に基づいて使用できるようにす
るための信号を発生し、それと同時に、該特定さ
れたデータポートが使用しないコモンバスサブシ
ステム及びローカルバスサブシステムの少なくと
も一方を連結装置の他の構成要素が要求に基づい
て使用できるようにするための信号を発生する手
段 を含んでいる事を特徴とする通信連結装置。

２ 特許請求の範囲第１項記載の通信連結装置に
おいて、メモリバス優先回路は、現サイクルのメ
モリ動作の実行中に次のサイクルのメモリ動作用
のメモリアクセス要求を処理するよう構成されて
いる事を特徴とする通信連結装置。

３ 特許請求の範囲第１項記載の通信連結装置に
おいて、該装置はメモリリフレツシユ回路を有し
ており、メモリバス優先回路は、指示されたデー
タポートよりも低位でかつプロセツサよりも高位
の優先レベルでメモリリフレツシユ回路にメモリ
アクセスを与えるように構成されている事を特徴
とする通信連結装置。

４ 特許請求の範囲第２項記載の通信連結装置に
おいて、該装置は、ｎをデータポートの数、Ｔを
メモリ実行サイクル周期、Ｌを現サイクルのメモ
リ動作の実行中に次のサイクルのメモリ要求が処
理されている期間である重複期間とすると、デー
タポートにデータが伝送されてから該データが次
に伝送されるデータによつて更新されるまでの時
間幅よりも、（ｎ＋１）Ｔ＋Ｌで表される時間幅
が小さくなるように設定されている事を特徴とす
る通信連結装置。

背景技術 本発明は情報処理装置に関するものであり、よ
り特定的にはデータ処理網の１つのステーシヨン
から他のステーシヨンへデータを送出する装置に
関する。

発明の要約 本発明は、通信連結装置（communication
link）において、メモリユニツトが連結装置の全
ポート及び各個がポートの１つと協働する複数の
ローカル部にアクセス可能であり、また他のポー
トではなく前記ローカル部と協働するポートにア
クセス可能な共通部を包含すること、相互接続装
置（interconnections）がコモンメモリ部にアク
セスを行うコモンメモリ副装置（サブシステム）
を有するデユアルメモリバス及び複数のローカル
メモリ部にアクセスを行うローカルバス副装置を
包含しており、コモン及びローカル副装置が同時
に独立して使用できるように構成されているこ
と、ポートがデコード回路を包含しており該デコ
ード回路はポートと協働するステーシヨンから信
号受け入れその信号に応答してコモン又はローカ
ルメモリへのアクセスを必要とすることを明瞭に
示す信号を送出し該送出信号は前記メモリ優先回
路に送出されること、メモリ優先回路は限時信号
を提供し該限時信号はメモリにアクセスし得る１
つのポートのメモリ実行サイクルの各個を指示す
るものでありアクセスは複数のポートに対し順次
行なわれることができ前記限時信号はさらに現在
供用中の１つのポートのメモリサイクルの各個を
指示しメモリアクセスが必要であることを示す連
結装置の要素からの要求信号に応答し現在指定さ
れているポートがメモリアクセスを要求している
場合現在指定されているポートの必要性を示す信
号に従つてコモンバス副装置又はローカルメモリ
バス副装置のいずれかを現在指定されているポー
トが使用できるようにし同時に現在指定されてい
るポートが要求していないバス副装置を連結装置
の他の要素が使用できるようにすること、を特徴
としている。

本発明はさらに、現在のメモリ動作が実行中に
次のメモリ動作のアクセス要求を処理すること、
及び、メモリ動作比率が、ｎはポート数であり、
Ｔはメモリ実行サイクル周期であり、Ｌは現在動
作が実行中にメモリ要求が次のメモリ動作を処理
している重複期間とした場合に（ｎ＋１）Ｔ＋Ｌ
として表わされた時間間隔が前述のポートの１つ
に１バイトのデータを伝送するのに必要な最少時
間より小であるということを特徴としている。

【図面の簡単な説明】

第１図は本発明による通信連結装置が用いられ
るデータ処理網を形成するブロツク図を示す。

第２図は第１図の通信連結装置を形成するブロ
ツク図を示す。

第３図は第２図の通信連結装置の一部であるプ
ロセツサを形成するブロツク図を示す。

第４図は第２図の通信連結装置の一部であるメ
モリユニツトを形成するブロツク図を示す。

第５図は第２図の通信連結装置のデータポート
の１つを形成するブロツク図を示す。

第６−１図、第６−２図、第６−３図は第３図
のプロセツサの配線展開図を集めたものである。

第７−１図、第７−２図は第４図のメモリユニ
ツトの配線展開図を集めたものである。

第８−１図、第８−２図、第８−３図は第５図
のデータポートの配線展開図を集めたものであ
る。

第６図、第７図及び第８図の分岐部の各個にお
いて、線の混乱を避けるため、数多くの接続用線
の全てについては図示していないが矢印の先端、
線及びその先の図面上の位置を同定する記号をも
つて終端させており、その位置は第１の数、文
字、第２の数で与えられており、これらはかつこ
内に入れてある。第１の数は図面の部分を示し、
文字及び第２の数は図面の縁にマークされた符号
に参照づけたシート上の場所を示している。指定
された場所は、矢印の尻、及び、線及び線の始点
のかつこ内にある指示を同定する記号によつて始
まる線が見出される。従つて、組合わされた矢印
の先端と矢印の尻は接続されているものと見做
す。

第９図はメモリアクセス動作を説明するための
タイミングチヤートである。

実施態様の記述 第１図に図示の如く、データ処理網１０は４つ
のワークステーシヨン１４−０，１４−１，１４
−２および１４−３が連結されている本発明に基
づく通信連結装置１２を包含しており、上記ワー
クステーシヨンはそれぞれ連結装置１２の一部で
あるデータポート１６−０，１６−１，１６−
２，１６−３に接続されている。

第２図に図示の如く連結装置１２は、データポ
ート１６．０，１６−１，１６−２，１６−３、
プロセツサ１８、メモリユニツト２０及びスイツ
チ２４を有する電源２２を包含している。相互接
続装置２６はポート、プロセツサ、メモリユニツ
トおよび電源の相互間を接続するものであり、ロ
ーカルメモリバスサブシステム３０及びコモンメ
モリバスサブシステム３６を有するデユアルメモ
リバスシステム２８を包含しており、前記ローカ
ルメモリバスサブシステム３０はローカルアドレ
スバス３２およびローカルデータバス３４を有
し、また前記コモンメモリバスサブシステム３６
はコモンアドレスバス３８およびコモンデータバ
ス４０を有している。相互接続装置２６はまた診
断バス４２及び他の制御リード線を包含してい
る。

次に、第３図、第６−１図、第６−２図、及び
第６−３図を参照すると、プロセツサユニツト１
８は、Z80CPU Ｌ５６、Z80CPU Ｌ５５、ロー
カルメモリアドレスバス３２に接続されているロ
ーカルメモリアドレスバツフアＬ５４、ローカル
メモリデータバス３４に接続されているローカル
メモリデータインバツフアＬ８４及びローカルメ
モリデータアウトバツフアＬ８５、コモンメモリ
アドレスバス３８に接続されているコモンメモリ
アドレスバツフアＬ５１及びＬ５２、及び、コモ
ンデータバス４０に接続されているコモンデータ
インバツフアＬ８９及びコモンデータアウトバツ
フアＬ９０を包含している。さらにプロセツサユ
ニツト１８は、要素Ｌ１１〜Ｌ１５及びＬ２５〜
Ｌ２８のスタートアツプメモリ４４を包含してお
り、該メモリ内には7Kのプログラマブルリード
オンリーメモリ及び1Kのランダムアクセスメモ
リがある。またプロセツサユニツトは、リード線
ZMRQ，，，，，ZBS
０，ZBS１を通してメモリユニツト２０へ接続さ
れているメモリ要求・制御回路４６を包含してい
る。プロセツサユニツトは、第６−１図、第６−
２図及び第６−３図に詳細に図示している誤り及
び他の制御機能を検出する診断動作に関する在来
設計の回路４８を包含しているが、この回路は本
発明には直接関与しないのでこれ以上の記述は割
愛する。

第５図、第８−１図、第８−２図、第８−３図
を参照して述べると、データポート１６−１は同
一の４つのポート１６−０，１６−１，１６−
２，１６−３を代表して図示したものである。デ
ータポートはCOAXドライバ・レシーバ回路５
０及びデコード回路５３を包含しており、ドライ
バ・レシーバ回路はデユアルCOAX伝送ライン
５２−１により協働するリモートステーシヨンに
接続され、デコード回路はIC構成要素Ｌ４０，
Ｌ４１，Ｌ４２及びＬ２５を包含している。デー
タポートはまた、診断・制御回路５４及びメモリ
要求制御回路５６を包含しており、該メモリ要求
制御回路はリード線１，１，
１，１，１及び１を通して
メモリユニツト２０に接続されている。さらにデ
ータポートは、ステータスバツフアＬ６４、ロー
カルアドレスバス３２に接続されているローカル
メモリアドレスバツフアＬ５８、両者ともにロー
カルデータバス３４に接続されているローカルメ
モリデータインバツフアＬ６２及びローカルメモ
リデータアウトバツフアＬ８０、コモンアドレス
バス３８に接続されているコモンメモリアドレス
バツフアＬ５９，Ｌ７８、及び、両者ともコモン
メモリデータバス４０に接続されているコモンメ
モリデータインバツフアＬ６３及びコモンメモリ
データアウトバツフアＬ８１を包含している。

第４図、第７−１図及び第７−２図を参照して
述べると、メモリユニツト２０は、メモリコント
ロール６０及びリフレツシユ回路６６を有する共
通部５８、ローカルメモリコントローラ６４を有
するローカルメモリ部６２、メモリ優先回路６
８、及びタイミング回路７０を有している。コモ
ンメモリ５８は９ビツト×64Kの容量を有し、16
ビツトのアドレスはコモンアドレスバス３８に接
続され、８ビツトのデータと１ビツトのパリテイ
はコモンデータバス４０に接続されている。な
お、コモンメモリは総てのポートからアクセス可
能である。ローカルメモリ６２は９ビツト×1K
の容量を有し、そのデータビツトがローカルメモ
リバス３４に接続されている。ローカルメモリ６
２のアドレス決め用10ビツトのうち８ビツト
（LA0〜LA7）がローカルアドレスバス３２に接
続されている。残りの２ビツトのアドレス決め用
ビツトはリード線BS０及びBS１を通してメモリ
優先回路６８に接続されている。従つて、ローカ
ルメモリ６２は効果的に四分割されており、分割
されたそれぞれのセクシヨンは、それぞれのポー
トに対応されて、該対応ポートからのローカルデ
ータバス３４上のデータをメモリ優先回路６８か
らのリード線BS０及びBS１を通る信号に従つて
効果的にメモリ部に入れる。タイミング回路７０
は58nsの周期で作動するクリスタルオシレータを
包含しており、該オシレータから当該装置用の周
期用の種々のタイミング信号が導出される。それ
らのタイミング信号のうち936ns周期でリード線
CNT０に送出される信号及び1872ns周期でリー
ド線CNT１に送出される信号があり、これらの
信号は上記四部分の時分割を制御するのに用いら
れる。メモリ優先回路６８は、制御リード線７２
−０，７２−１，７２−２，７２−３を通してポ
ート１６−０，１６−１，１６−２，１６−３に
接続されており、またリード線７２−Ｚ、ZBS０
及びZBS１を通してプロセツサ１８に接続されて
いる。またメモリ優先回路はローカルメモリ、コ
モンメモリ、リフレツシユ回路及びタイミング回
路に接続されている。

当該連結装置に用いられている全てのチツプ
は、この分野において良く知られた刊行物に記述
された商業的に利用し得る標準的なものである。
これらの商業上標準品については詳細な図面に明
示されている。

動作について述べると、連結装置の各個のポー
トからポートに対応するステーシヨンへ又はステ
ーシヨンから連結装置の対応するポートへシリア
ルデータを１秒当り4.27メガビツトの伝送率で２
本の同軸ケーブル５２−１（例示としてポート１
６−１を用いた場合）を介して伝送する。伝送桁
は11ビツトで構成されておりその内訳は１ビツト
のスタートビツト（スタートは１）、８ビツトの
データ（最初に最上位ビツトから伝送される）、
１ビツトの奇数パリテイ、１ビツトのストツプビ
ツト（ストツプは０）である。伝送ケーブルの状
態が空いている場合、ポートは受信状態にあり信
号状態は零である。連結装置とステーシヨン間の
プロトコル（protocol）は全ての伝送を初期化す
るためステーシヨンを呼び出す。このような信号
がポートに伝送されるとスタートビツトおよびス
トツプビツトが分解され（stripped）、並列にさ
れ（parallelized）そしてパリテイチエツクされ
る。プロトコルは下記の６コマンドを許可する。

(1) １バイトをメモリに書込み（コード
10100011）。この後の第１の伝送桁はメモリ側
の８ビツトの高次アドレスを包含し得り、第２
桁は８ビツトの低次アドレスを包含し得り、そ
して第３桁は８ビツトから成るデータバイトを
包含し得る。

(2) 256バイトをメモリに書込み（コード
10100101）。その後の伝送桁はそれぞれ、高次
アドレス、第１バイト用低次アドレスそれから
順次メモリに書込むべきデータバイトである。

(3) メモリから１バイト読出し（コード
10100010）。この後の伝送桁は第１のものとし
て読出すべきバイトアドレスの高次アドレスそ
して第２桁は低次アドレスを包含し得る。

(4) メモリから256バイト読出し（コード
10100100）。この後の伝送桁は第１のものとし
て読出すべき256バイトの開始アドレスの高次
アドレス、第２桁は低次アドレスを包含し得
る。

(5) リセツト（コード10101000）。

(6) ハードウエア状態報告（コード10110000）。

コマンド５および６はスタートアツプと診断に
関連づけて述べる。

並列にされたバイトがデコードバツフアＬ４
１、メモリアウトバツフアＬ８０，Ｌ８１及びア
ドレスバツフアＬ５８，Ｌ５９，Ｌ６２に入力さ
れる。デコード回路はコマンドを解読し、１つの
バイトが高次アドレスか、低次アドレスか、デー
タバイトか又はコマンドかを解釈するために要求
されるので連続するバイトを計数し、そしてアド
レスがローカルメモリを示すものかコモンメモリ
を示すものかどうかを解読する。（最小の256アド
レスがローカルメモリを指定する。）デコード回
路からリード線上に１，１，
１信号を出力し、これらの信号はそれぞれメモリ
を必要とするかどうか、読出しが要求されている
か又は書込みが要求されているか、コモンメモリ
が要求されているか又はローカルメモリが要求さ
れているかどうかを示している。

ポートの各個とそれと協働するステーシヨン間
を流れる伝送が同時に起ると、CPUはコモンメ
モリ部におけるプログラムの制御のもとに連結装
置の管理及びそのデータ空間が能動的
（activity）にされ、これらの能動性がコモンメ
モリ部及びローカルメモリ部の各個に対するアク
セスが得られるように要求を発する。CPUユニ
ツトにおけるメモリ要求制御回路４６は、前述の
ように前述のポートからの同様な信号に類似する
方法において、リード線，，
上の信号によるメモリアクセスの必要性を示して
いる。さらにメモリ要求回路はリード線ZBS０及
びZBS１上に信号を発しており、該信号はローカ
ルメモリの四部分のうち必要とされるものを示し
ている。

全てのポート及びCPUパスからメモリユニツ
トにおけるメモリ優先回路６８に対するメモリア
クセスを示すこれらの信号が必要である。また優
先回路はタイミング回路７０からリード線ORを
介してダイナミツクコモンメモリをリフレツシユ
する必要があることを示す信号、及び、リード線
CNT０及びCNT１を介して供用にされるべきポ
ートの特定の１つを示す信号を受け入れる。優先
回路の論理は、下記の優先順位に従つて入力信号
に応答する次のメモリサイクルのためのメモリバ
スへのアクセスを示しており、優先順位は次の通
りである。

１ その要求に従つてローカルメモリバス又はコ
モンメモリバスのいずれかをCNT０および
CNT１によつて指定されたポートにアクセス
する。

２ コモンメモリバスがより高位の優先に用いら
れていない場合、コモンメモリバスをリフレツ
シユ回路にアクセスする。

３ バスがより高位の優先要求が指定されていな
い場合、そのバスをCPUにアクセスする。

メモリ優先回路はポート１６−１、他の類似す
るポート及びCPUユニツトに対するリード線
SENC−１，−１及び−１に信号を
発し、それにより前述のような優先決定に従つて
バスの切換えを行うことができる。さらに優先回
路はリード線BS０及びBS１上に発せられたアド
レスビツトを発することによりアドレス決めされ
るべきローカルメモリの特定部を指定する信号を
発する。特定のポートがローカルメモリに対して
アクセスされると、これらの２つのビツトがポー
トを供用にすることを示すCNT０及びCNT１上
の信号から導出される。CPUがローカルメモリ
に対しアクセスされると、２つのアドレスビツト
がCPUから発せられるリード線ZBS０及びZBS
１上の信号から導出される。

メモリ優先回路６８によつて、メモリアクセス
動作がどのように制御されるかを、更に詳細に第
９図に基づき説明する。

タイミング回路７０からのタイミング信号
CNT０及びCNT１に基づいて、メモリ優先回路
６８からリード線BS０及びBS１を介して信号が
発生され、ローカルメモリの４つに分割されたそ
れぞれのセクシヨンが周期的にアドレス指定され
る。なお、該セクシヨンは、すでに説明したよう
にそれぞれのポートに対応付けられているもので
あり、従つて、各セクシヨンはプロセツサ以外で
は該対応する特定のポートよつてのみアクセス可
能である。

メモリ動作サイクルT₀においてはポート０が
メモリアクセスの優先権を有しており、そのサイ
クルの直前のサンプリングタイミングにおいて、
リード線０〜３，０〜３，０
〜３を介してのポート０〜３からのメモリアクセ
スに関するの要求信号（メモリアクセス要求、読
出／書込、コモン／ローカル）及びリード線
ZMRQ，，を介してのプロセツサか
らのメモリアクセスに関する要求信号がメモリ優
先回路に読み込まれる。ポート０はそのサンプリ
ング時点ではいずれのアクセス要求も発していな
いので、上記した優先順次のルールに基づき、プ
ロセツサからのローカルメモリへのアクセス要求
が許可され、リード線，，を
介してプロセツサにローカルメモリバスを使用可
能にする信号を供給する。それにより、図示した
ようにメモリ動作サイクルT₀においては、プロ
セツサがローカルメモリにアクセス可能となる。

次のサイクルT₁においてはポート１がメモリ
アクセスの優先権を有しており、そのサイクルの
直前のサンプリングタイミング（サイクルT₀内）
において、上記と同様にアクセス要求が読み込ま
れる。この場合にはポート１がコモンメモリへの
アクセス要求を発しているので、リード線
１，１，１を介してそのアクセス
要求を許可する信号をポート１に供給する。ま
た、このサンプリング時点においては、プロセツ
サローカルメモリへのアクセス要求を発生してお
り、これに、優先権があるポート１の要求と重複
しないのでこの要求も受け入れられ、従つて、サ
イクルT₁においては、ポート１がコモンメモリ
にアクセス可能であり、かつプロセツサがローカ
ルメモリにアクセス可能である。

以外同様にして、サイクルT₂においては、い
ずれのメモリもアクセスされず、サイクルT₃に
おいては、ローカルメモリのみがポート３によつ
てアクセス可能であり、サイクルT₄においては、
ローカルメモリのみが優先権を有するポート０に
よつてアクセス可能である。

第９図のメモリ動作サイクルT₀を考えると、
図示の例ではそのサイクルでのバス使用権を決定
するためのサンプリングタイミングの直後にポー
ト０のアクセス要求が発生されており、それによ
りポート０はサイクルT₀においてはメモリアク
セスができない。またサイクルT₁〜T₃は他のポ
ートに割り当てられているサイクルであるから、
ポート０はメモリアクセスができず、これらの期
間中はメモリに記憶すべきデータをポート内に保
持しておく必要がある。よつて、上記のサンプリ
ングタイミングからサイクルT₀に開始時点まで
の期間Ｌと、ポート数ｎ＝４とサイクル周期Ｔの
積とを加算した期間中、ポート０はデータを保持
する必要がある。更に、サイクルT₄においてメ
モリアクセスが可能となるが、そのサイクル中も
メモリ動作のためにデータを保持しなければなら
ず、従つて一般的に言うと、それぞれのポート
は、最大（ｎ＋１）Ｔ＋Ｌの期間、データを保持
する必要がある。以上から、ポートに保持されて
いるデータが重複書き込みで消失しないようにす
るためには、ポートへのデータの伝送の間隔が上
記した最大期間以上である必要がある。

本実施例においては１メモリ動作サイクルは、
バスの優先度を決定するため117ns要し、実際の
メモリアクセスとして468nsを必要としている。
なお、メモリエントリの進行中に次のサイクルで
の優先度の決定を行つているため、メモリ動作の
向上が図られ、従つて、上記１メモリ動作は
468nsとなる。

また上記のように、バス使用の優先度を決定す
るためのサンプリングが実行された直後にメモリ
要求の信号が例えばデータポート０から出力され
た場合は、Ｌ＝117、Ｔ＝468、ｎ＝４であるから
優先回路の動作により、（４＋１）468＋117＝
2457nsの期間中、データポート０のデータは保持
される事になる。この場合、伝送レートが4.27M
ビツト／秒で１キヤラクタバイトが11ビツトであ
ると、１つのバイトから次のバイトへの間隔は
2576nsであり、従つて、先に記憶されたデータが
更新される前にメモリアクセスが実行される事に
なる。１つのデータポートがメモリアクセスに必
要とする最大レートは389MHzとしており、４ポ
ート合計では1566MHzとしている。リフレツシユ
論理のメモリアクセス要求は0.064MHzにしてお
り、それにより最大ポートアクテイビイ0.52MHz
のメモリアクセスがCPUに対して可能となる。
なお、実際には、デユアルメモリシステムである
から、これ以上が可能である。

連結装置の起動は直接本発明には関係せず、一
通りの記述のみにとどめる。それは電源２２のス
イツチ２４をオンにすることにより行なわれる。
装置に電源を印加すると初期状態に設定され、ス
タートアツプメモリ４４におけるアドレス0000に
おいてCPUのプログラムが始動する。希望する
ならばプログラムは種々の装置の検査を行い得る
が、或る場合にはマスタステーシヨンとして作動
するものとしての１つのステーシヨンを選択し対
応するポートのステータスレジスタＬ６４にフラ
ツグをセツトし、これは連結装置がプログラムに
対し準備完了であることを示す。マスターステー
シヨンは連結装置から周期的にステータスの報告
を要求しており、最初に連結装置がプログラムに
対し準備完了であるという報告を受け取る。それ
からマスターステーシヨンはデータを入力するた
め上記記述の手順を用いてコモンメモリ内に実行
プログラムを入れる。プログラムが入つた後、マ
スターステーシヨンはリセツトコマンドを送出
し、このことはコモンメモリに入つた直後のプロ
グラムに対しCPUを移す。それから装置が通常
動作を開始する。