JPH0346870A - ディジタル映像信号処理回路 - Google Patents
ディジタル映像信号処理回路Info
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- JPH0346870A JPH0346870A JP18324789A JP18324789A JPH0346870A JP H0346870 A JPH0346870 A JP H0346870A JP 18324789 A JP18324789 A JP 18324789A JP 18324789 A JP18324789 A JP 18324789A JP H0346870 A JPH0346870 A JP H0346870A
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- 238000001514 detection method Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 10
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 4
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、負極同期信号部分と映像情報部分とを有す
る。映像信号の映像情報部分が、その処理後に負極同期
信号部分として誤検出されることのないようディジタル
信号処理するディジタル映像信号処理装置に関するもの
である。
る。映像信号の映像情報部分が、その処理後に負極同期
信号部分として誤検出されることのないようディジタル
信号処理するディジタル映像信号処理装置に関するもの
である。
かかるディジタル映像信号処理装置の従来例として、所
定の値を基準としたコンパレータを用いて映像情報部分
が負極同期信号部分として誤検出されるかどうかを判別
し、該判別結果によって映像情報部分と負極同期信号部
分とを明らかに異なる代替値により切替える方法があっ
た。
定の値を基準としたコンパレータを用いて映像情報部分
が負極同期信号部分として誤検出されるかどうかを判別
し、該判別結果によって映像情報部分と負極同期信号部
分とを明らかに異なる代替値により切替える方法があっ
た。
第５図は従来のディジタル映像信号処理装置の一例を示
す回路ブロック図であり、同図において５１は映像信号
入力端、５２は比較基準値入力、端、５３は代替値入力
端、５４はコンパレータ、５５は２人力１出力セレクタ
、５６は映像信号出力端である。
す回路ブロック図であり、同図において５１は映像信号
入力端、５２は比較基準値入力、端、５３は代替値入力
端、５４はコンパレータ、５５は２人力１出力セレクタ
、５６は映像信号出力端である。
映像信号入力端５１からは負極同期信号部分と映像情報
部分とを有する映像信号５７が入力されるが、この入力
映像信号５７の構成を第６図（ａ）に示す、第６図（ａ
）において、７１は負極同期信号部分、７２は映像情報
部分、７２中の斜線の部分７３は映像情報部分７２の欠
落等によって、負極同期信号として誤検出される可能性
のある不要部分である。
部分とを有する映像信号５７が入力されるが、この入力
映像信号５７の構成を第６図（ａ）に示す、第６図（ａ
）において、７１は負極同期信号部分、７２は映像情報
部分、７２中の斜線の部分７３は映像情報部分７２の欠
落等によって、負極同期信号として誤検出される可能性
のある不要部分である。
次に第５図を用いて動作について説明する。
映像信号入力端５１からは第６図に示すような映像信号
５７が入力される。比較基準値入力端５３からは比較基
準値５８が、代替値入力端５３からは代替値５９がそれ
ぞれ２進数の状態で入力される。
５７が入力される。比較基準値入力端５３からは比較基
準値５８が、代替値入力端５３からは代替値５９がそれ
ぞれ２進数の状態で入力される。
コンパレータ５４において入力映像信号５７と比較基準
値５８との大小関係を比較し、その判別結果に応じて判
別出力６０を出力する。この判別出力６０は入力映像信
号５７が比較基準値５８に対して同じ値か、それより大
きい値をとる場合には、セレクタ５５が入力映像信号５
７を選択し、入力映像信号５７が比較基準値５８より小
さい値をとる場合には代替値５９を選択するよう極性を
定めておく、この代替値５９の値をペデスタルレベル以
上、ホワイトビーク以下の間の値に設定すれば、出力映
像信号６１は入力映像信号５７のうち負極同期信号部分
７１と不要部分７３とが代替値５９に置き換わった波形
として得ることができる。
値５８との大小関係を比較し、その判別結果に応じて判
別出力６０を出力する。この判別出力６０は入力映像信
号５７が比較基準値５８に対して同じ値か、それより大
きい値をとる場合には、セレクタ５５が入力映像信号５
７を選択し、入力映像信号５７が比較基準値５８より小
さい値をとる場合には代替値５９を選択するよう極性を
定めておく、この代替値５９の値をペデスタルレベル以
上、ホワイトビーク以下の間の値に設定すれば、出力映
像信号６１は入力映像信号５７のうち負極同期信号部分
７１と不要部分７３とが代替値５９に置き換わった波形
として得ることができる。
第６図℃）は出力映像信号６１を示す、第６図（ｂ）に
おいて、７４は不要部分７３が代替値５９に置き換わっ
た部分である。
おいて、７４は不要部分７３が代替値５９に置き換わっ
た部分である。
従来の、負極同期信号部分と映像情報の欠落等による部
分とを判別し、同期信号の誤検出を防止するようにした
ディジタル映像信号処理回路は、以上のように構成され
ていたので、−旦コンパレータを用いて入力映像信号と
比較基準値とを比較し、しかるのち入力映像信号と代替
値とを選択する信号処理を行なうが、回路が複雑で、信
号処理に時間がかかり、高速の信号処理を要する映像信
号処理に対しては不利であった。たとえば、汎用ＴＴＬ
の８ビツトコンパレータＩＣと２人力１出カセレクタＩ
Ｃを用いると、コンパレータは信号入力から判別出力ま
で６段のゲート回路、セレクタは選択入力から信号出力
まで３段のゲート回路にそれぞれ相当する。
分とを判別し、同期信号の誤検出を防止するようにした
ディジタル映像信号処理回路は、以上のように構成され
ていたので、−旦コンパレータを用いて入力映像信号と
比較基準値とを比較し、しかるのち入力映像信号と代替
値とを選択する信号処理を行なうが、回路が複雑で、信
号処理に時間がかかり、高速の信号処理を要する映像信
号処理に対しては不利であった。たとえば、汎用ＴＴＬ
の８ビツトコンパレータＩＣと２人力１出カセレクタＩ
Ｃを用いると、コンパレータは信号入力から判別出力ま
で６段のゲート回路、セレクタは選択入力から信号出力
まで３段のゲート回路にそれぞれ相当する。
また、従来の構成では、入力映像信号のビット数に対し
てコンパレータの入力ビット数やセレクタの入出力ビッ
ト数をあわせなければならず、設計上、面倒であるとい
う問題があった。
てコンパレータの入力ビット数やセレクタの入出力ビッ
ト数をあわせなければならず、設計上、面倒であるとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、簡単な構成の回路で、信号処理を高速に行な
うことができ、入力映像信号のビット数にかかわらず構
成が同じであるディジタル映像信号処理回路を提供する
ことを目的としている。
たもので、簡単な構成の回路で、信号処理を高速に行な
うことができ、入力映像信号のビット数にかかわらず構
成が同じであるディジタル映像信号処理回路を提供する
ことを目的としている。
〔課題を解決するための手段］
この発明にかかるディジタル映像信号処理回路は、入力
映像信号の映像情報部分における、信号の欠落等によっ
て生じた負極同期信号部分と誤検知される可能性のある
部分の検出を、−１＋１個のＮＯＲゲートにより、かつ
その代替値への置き換えを、１個のＯＲゲート、あるい
は各１個の悼０丑≠＝吐；ＯＲゲート、インバータと少
なくとも１個のＡＮＤゲートにより、いずれも簡単な構
成のゲート回路を用いて行なうようにしたものである。
映像信号の映像情報部分における、信号の欠落等によっ
て生じた負極同期信号部分と誤検知される可能性のある
部分の検出を、−１＋１個のＮＯＲゲートにより、かつ
その代替値への置き換えを、１個のＯＲゲート、あるい
は各１個の悼０丑≠＝吐；ＯＲゲート、インバータと少
なくとも１個のＡＮＤゲートにより、いずれも簡単な構
成のゲート回路を用いて行なうようにしたものである。
この発明における入力映像信号の映像情報部分における
負橿同期信号部分と誤検知される可能性のある部分の検
出、およびその代替値への置き換えを、４Ｆ１個のＮＯ
Ｒゲート、また１個のＯＲゲート、あるいは各１個の射
滲十ガーー千ＯＲゲート、インバータと少な（とも１個
のＡＮＤゲートとによる簡単な構成で行っているので、
上記誤検知の可能性のある部分を高速に検出することが
できる。
負橿同期信号部分と誤検知される可能性のある部分の検
出、およびその代替値への置き換えを、４Ｆ１個のＮＯ
Ｒゲート、また１個のＯＲゲート、あるいは各１個の射
滲十ガーー千ＯＲゲート、インバータと少な（とも１個
のＡＮＤゲートとによる簡単な構成で行っているので、
上記誤検知の可能性のある部分を高速に検出することが
できる。
〔実施例］
以下、この発明の第１の実施例を図について説明する。
第１図はこの発明の第１の実施例を示す回路図である。
第１図において、１１は入力映像信号、１２は入力映像
信号１１のうち最上位ビット入力端、１３は第２位ビッ
ト入力端、１４は第３位ビット入力端、１５は第４位ビ
ット入力端、１６は最下位ビット入力端、１７は最上位
ビット入力信号、１８は第２位ビット入力信号、１９は
第３位ビット入力信号、２０は第４位ビット入力信号、
２１は最下位ビット入力信号である。２２は出力映像信
号、２３は出力映像信号２２のうち最上位ビット出力端
、２４は第２位ビット出力端、２５は第３位ビット出力
端、２６は第４位ビット出力端、２７は最下位ビット出
力端、２日は最上位ビット出力信号、２９は第２位ビッ
ト出力信号、３０は第３位ビット出力信号、３１は第４
位ビット出力信号、３２は最下位ビット出力信号である
。
信号１１のうち最上位ビット入力端、１３は第２位ビッ
ト入力端、１４は第３位ビット入力端、１５は第４位ビ
ット入力端、１６は最下位ビット入力端、１７は最上位
ビット入力信号、１８は第２位ビット入力信号、１９は
第３位ビット入力信号、２０は第４位ビット入力信号、
２１は最下位ビット入力信号である。２２は出力映像信
号、２３は出力映像信号２２のうち最上位ビット出力端
、２４は第２位ビット出力端、２５は第３位ビット出力
端、２６は第４位ビット出力端、２７は最下位ビット出
力端、２日は最上位ビット出力信号、２９は第２位ビッ
ト出力信号、３０は第３位ビット出力信号、３１は第４
位ビット出力信号、３２は最下位ビット出力信号である
。
また、３３はＮＯＲゲート、３４はＯＲゲート、３５は
インバータ、３６はＡＮＤゲートである。
インバータ、３６はＡＮＤゲートである。
次に動作について説明する。
入力映像信号１１をＮＴＳＣの輝度信号とし、ビット数
８の二進ディジタル信号の形で処理を行なうとすれば同
期信号先端から白ピークまで十進数で０から２５５まで
の２５６階調の値をとる。
８の二進ディジタル信号の形で処理を行なうとすれば同
期信号先端から白ピークまで十進数で０から２５５まで
の２５６階調の値をとる。
このとき、ＮＴＳＣ規格によれば、ペデスタルレベルは
十進数で７３となる。
十進数で７３となる。
この発明では上記８ビツト２５６階調のうち、十進数で
６３以下の値をペデスタルレベル以下と見なして代替値
に置き換える信号処理を行なう。
６３以下の値をペデスタルレベル以下と見なして代替値
に置き換える信号処理を行なう。
この６３という値は上記ペデスタルレベル７３より１０
ＰＩ調低い値であるが、同期信号先端から白ピークまで
の階調数２５６に対してわずか４％小さい値であり、ペ
デスタルレベル以下の部分を検出する基準値として問題
ない。
ＰＩ調低い値であるが、同期信号先端から白ピークまで
の階調数２５６に対してわずか４％小さい値であり、ペ
デスタルレベル以下の部分を検出する基準値として問題
ない。
ＮＯＲゲート３３のＮＯＲ出力３７は最上位ビット入力
信号１７と第２位ビット入力信号１８がともにＬの場合
、Ｈとなる。これは上記８ビツト２５６階調のうち十進
数で６３以下で□あることを検出することを意味する。
信号１７と第２位ビット入力信号１８がともにＬの場合
、Ｈとなる。これは上記８ビツト２５６階調のうち十進
数で６３以下で□あることを検出することを意味する。
上記ＮＯＲ出力３７と第２位ビット入力信号１８とのＯ
Ｒゲート３４によるＯＲ出力を第２位ビット出力信号２
９とし、上記ＮＯＲ出力３７をインバータ３５によって
極性反転した信号３８と第３位ビット入力信号１９とを
ＡＮＤＮＯゲートに入力して得られるＡＮＤ出力を、第
３位ビット出力信号３０とすることにより、入力信号の
値が十進数で６３以下である場合、第２位ビット出力信
号２９はつねにＨ１第３位ビット出力信号３０はつねに
Ｌとなる。
Ｒゲート３４によるＯＲ出力を第２位ビット出力信号２
９とし、上記ＮＯＲ出力３７をインバータ３５によって
極性反転した信号３８と第３位ビット入力信号１９とを
ＡＮＤＮＯゲートに入力して得られるＡＮＤ出力を、第
３位ビット出力信号３０とすることにより、入力信号の
値が十進数で６３以下である場合、第２位ビット出力信
号２９はつねにＨ１第３位ビット出力信号３０はつねに
Ｌとなる。
したがって、結果として入力の値が６３以下。
３２以上の場合には、出力の値は入力の値に３２を加え
た値に置き換わり、入力の値が３１以下の場合には、出
力の値は入力の値に６４を加えた値に置き換わる。
た値に置き換わり、入力の値が３１以下の場合には、出
力の値は入力の値に６４を加えた値に置き換わる。
第２図は第１図に示す第１の実施例における入力の値と
出力の値の関係を、横軸を入力、縦軸を出力として表し
た図である。
出力の値の関係を、横軸を入力、縦軸を出力として表し
た図である。
なお、上記第１の実施例では信号のビット数が８、誤検
知可能性の検知に最上位ビットと第２位ビットを入力と
する１個の２人力ＮＯＲゲート３ラレ 参年からなる代替値作成回路を用いたものを示したが、
信号のビット数が任意のｌピッＩ−（ｆｆｉ−３゜４．
５．・・・）である場合は、誤検知可能性の検知に最上
位ビットから順に任意のｍビット（ｍ−２゜３．４．・
・・）を取り出して１個のｍ入力ＮＯＲゲ−トに入力し
てなる検知回路を、代替値作成に各１個のＯＲゲート
インバータ、及び第３位ビット以下の任意のｎビット（
ｎ−０，１，２，・・・）について一方の入力を該ビッ
トの入力信号とし、他方の入力を上記インバータの出力
とした計ｎ個の２人力ＡＮＤゲートからなる代替値作成
回路を。
知可能性の検知に最上位ビットと第２位ビットを入力と
する１個の２人力ＮＯＲゲート３ラレ 参年からなる代替値作成回路を用いたものを示したが、
信号のビット数が任意のｌピッＩ−（ｆｆｉ−３゜４．
５．・・・）である場合は、誤検知可能性の検知に最上
位ビットから順に任意のｍビット（ｍ−２゜３．４．・
・・）を取り出して１個のｍ入力ＮＯＲゲ−トに入力し
てなる検知回路を、代替値作成に各１個のＯＲゲート
インバータ、及び第３位ビット以下の任意のｎビット（
ｎ−０，１，２，・・・）について一方の入力を該ビッ
トの入力信号とし、他方の入力を上記インバータの出力
とした計ｎ個の２人力ＡＮＤゲートからなる代替値作成
回路を。
あるいは一方の入力を第２位ビットの入力信号とし、他
方の入力を上記ＮＯＲゲートの出力とした１個の２人力
ＯＲゲートからなる代替値作成回路を用いて構成しても
よく、上記と同様の効果が得られる。
方の入力を上記ＮＯＲゲートの出力とした１個の２人力
ＯＲゲートからなる代替値作成回路を用いて構成しても
よく、上記と同様の効果が得られる。
この場合、誤検知可能性の検出の基準値は、十進数で２
’−″−１．代替値は２Ｌ−’ ＋２’−＠−”１以下
Ｑ Ｌ−ｓ以上の範囲の値をとる。
’−″−１．代替値は２Ｌ−’ ＋２’−＠−”１以下
Ｑ Ｌ−ｓ以上の範囲の値をとる。
以下、第２．第３の実施例をそれぞれ図について説明す
る。
る。
第３図は本発明の第２の実施例を示し、この実施例は信
号のビット数が８（＝ｆ）、誤検知可能性の検知に最上
位ビットから第３位ビットまでの３ （＝ｍ）ビットを
取り出して１個の３人力Ｎ０Ｒゲート３３を用い、代替
値作成に各１個のＯＲゲート３４．インバータ３５と、
２ （＝ｎ）個のＡＮＤゲート８７．８８とを用いたも
のである。
号のビット数が８（＝ｆ）、誤検知可能性の検知に最上
位ビットから第３位ビットまでの３ （＝ｍ）ビットを
取り出して１個の３人力Ｎ０Ｒゲート３３を用い、代替
値作成に各１個のＯＲゲート３４．インバータ３５と、
２ （＝ｎ）個のＡＮＤゲート８７．８８とを用いたも
のである。
即ち、第３図において、第１図と同一符号は同一または
相当部分を示し、８１は第５位ビ・ント入力端、８２は
第６位ビット入力端、８３は第７位ビット入力端、８４
は第５位ビット出力端、８５は第６位ビット出力端、８
６は第７位と・ノド出力端、８７は第１のＡＮＤゲート
、８８は第２のＡＮＤゲートである。
相当部分を示し、８１は第５位ビ・ント入力端、８２は
第６位ビット入力端、８３は第７位ビット入力端、８４
は第５位ビット出力端、８５は第６位ビット出力端、８
６は第７位と・ノド出力端、８７は第１のＡＮＤゲート
、８８は第２のＡＮＤゲートである。
ＮＯＲゲート３３は最上位ビットから第３位ビットまで
のビットの信号を入力として、これらの入力がすべてＬ
のときにのみＮＯＲ出力３７はＨになる。このＮＯＲ出
力３７と第２位ビット入力信号１８とのＯＲゲート３４
によるＯＲ出力を、第２位ビット出力信号２４とし、上
記ＮＯＲ出力３７をインバータ３５によって極性反転し
た信号３８と第３位ビット入力信号１９とを第１のＡＮ
Ｄゲート８７に入力して得られるＡＮＤ出力を、第３位
ビット出力信号３０とし、上記インバータ出力３８と第
４位ビット入力信号２０とを第２のＡＮＤＮＯゲートに
入力して得られるＡＮＤ出力を第４位ビット出力信号３
１とすることにより、誤検知の可能性のある期間の検知
と該期間の代替値置き換えを行なう、この場合、ｌ−８
，ｍ−３゜ｎ＝２であるから、誤検知可能性の検出の基
準値は十進数で、２’−’−１＝３１．代替値は２１−
３＋２””−１＝３９以下、２’−’−３２以上の値を
とる。
のビットの信号を入力として、これらの入力がすべてＬ
のときにのみＮＯＲ出力３７はＨになる。このＮＯＲ出
力３７と第２位ビット入力信号１８とのＯＲゲート３４
によるＯＲ出力を、第２位ビット出力信号２４とし、上
記ＮＯＲ出力３７をインバータ３５によって極性反転し
た信号３８と第３位ビット入力信号１９とを第１のＡＮ
Ｄゲート８７に入力して得られるＡＮＤ出力を、第３位
ビット出力信号３０とし、上記インバータ出力３８と第
４位ビット入力信号２０とを第２のＡＮＤＮＯゲートに
入力して得られるＡＮＤ出力を第４位ビット出力信号３
１とすることにより、誤検知の可能性のある期間の検知
と該期間の代替値置き換えを行なう、この場合、ｌ−８
，ｍ−３゜ｎ＝２であるから、誤検知可能性の検出の基
準値は十進数で、２’−’−１＝３１．代替値は２１−
３＋２””−１＝３９以下、２’−’−３２以上の値を
とる。
第４図は本発明の第３の実施例を示し、この実施例は、
信号のビット数が８ Ｃ＝１＞、誤検知可能性の検出に
最上位ビットと第２位ビットの２（＝ｍ）ビットを取り
出して１個の２人力ＮＯＲゲート３３を用い、代替値作
成に１個のＯＲゲート３４を用い、ＡＮＤゲートは用い
ない（ｎ子Ｏ）ようにしたものである。
信号のビット数が８ Ｃ＝１＞、誤検知可能性の検出に
最上位ビットと第２位ビットの２（＝ｍ）ビットを取り
出して１個の２人力ＮＯＲゲート３３を用い、代替値作
成に１個のＯＲゲート３４を用い、ＡＮＤゲートは用い
ない（ｎ子Ｏ）ようにしたものである。
第４図において、第１図、第３図と同符号の部分は同一
または相当部分を示す。
または相当部分を示す。
ＮＯＲゲート３３は最上位ビットと第２位ビットの入力
信号を入力として、両方ともＬのときにのみＮＯＲ出力
３７はＨとなる。このＮＯＲ出力３７と第２位ビット入
力信号１８とのＯＲゲート３４によるＯＲ出力を第２位
ビット出力信号２９とすることにより、誤検知の可能性
のある期間の検知と該期間の代替値置き換えを行なう。
信号を入力として、両方ともＬのときにのみＮＯＲ出力
３７はＨとなる。このＮＯＲ出力３７と第２位ビット入
力信号１８とのＯＲゲート３４によるＯＲ出力を第２位
ビット出力信号２９とすることにより、誤検知の可能性
のある期間の検知と該期間の代替値置き換えを行なう。
この場合、ｎ＝８．ｍ−２，ｎ＝ｏであるから、誤検知
可能性の検出の基準値は、十進数で、２’−”−１＝６
３２代替値は２”−” ＋２”−”−’ −１＝ １２
７以下、２＠−”−６４以上の値をとる。
可能性の検出の基準値は、十進数で、２’−”−１＝６
３２代替値は２”−” ＋２”−”−’ −１＝ １２
７以下、２＠−”−６４以上の値をとる。
以上のように、この発明によれば映像情報部分に生じた
負極同期信号と誤検知される可能性のあインバータおよ
び少なくとも１個のＡＮＤゲートあるいは一個のＯＲゲ
ートによる簡単な構成のゲート回路を用いて行なう構成
としたので、装置が安価にでき、信号処理を高速に行な
うことができる効果がある。また、信号のビット数によ
らない構成であるので、回路の設計が容易になるという
効果を有する。
負極同期信号と誤検知される可能性のあインバータおよ
び少なくとも１個のＡＮＤゲートあるいは一個のＯＲゲ
ートによる簡単な構成のゲート回路を用いて行なう構成
としたので、装置が安価にでき、信号処理を高速に行な
うことができる効果がある。また、信号のビット数によ
らない構成であるので、回路の設計が容易になるという
効果を有する。
第１図はこの発明の第１の実施例によるディジタル映像
信号処理回路の回路図、第２図は第１図の回路における
入力の値と出力の値の関係を示した図、第３図はこの発
明の第２の実施例によるディジタル映像信号処理回路を
表す回路図、第４図はこの発明の第３の実施例によるデ
ィジタル映像信号処理回路を表す回路図、第５図は従来
のディジタル映像信号処理回路を表すブロック図、第６
図は従来例における入出力波形を示す波形図である。 第１図において、１１は入力映像信号、１２は入力映像
信号１１のうち最上位ビット入力端、１３は第２位ビッ
ト入力端、１４は第３位ビット入力端、１５は第４位ビ
ット入力端、１６は最下位ビット入力端、１７は最上位
ビット入力信号、１８は第２位ビット入力信号、１９は
第３位ビット入力信号、２０は第４位ビット入力信号、
２１は最下位ビット入力信号である。２２は出力映像信
号、２３は出力映像信号２２のうち最上位ビット出力端
、２４は第２位ビット出力端、２５は第３位ビット出力
端、２６は第４位ビット出力端、２７は最下位ビット出
力端、２８は最上位ビット出力信号、２９は第２位ビッ
ト出力信号、３０ば第３位ビット出力信号、３１は第４
位ビット出力信号、３２は最下位ビット出力信号である
。また、３３はＮＯＲゲート、３４はＯＲゲート、３５
はインバータ、３６はＡＮＤゲートである。 なお図中同一符号は同−又は相当部分を示す。
信号処理回路の回路図、第２図は第１図の回路における
入力の値と出力の値の関係を示した図、第３図はこの発
明の第２の実施例によるディジタル映像信号処理回路を
表す回路図、第４図はこの発明の第３の実施例によるデ
ィジタル映像信号処理回路を表す回路図、第５図は従来
のディジタル映像信号処理回路を表すブロック図、第６
図は従来例における入出力波形を示す波形図である。 第１図において、１１は入力映像信号、１２は入力映像
信号１１のうち最上位ビット入力端、１３は第２位ビッ
ト入力端、１４は第３位ビット入力端、１５は第４位ビ
ット入力端、１６は最下位ビット入力端、１７は最上位
ビット入力信号、１８は第２位ビット入力信号、１９は
第３位ビット入力信号、２０は第４位ビット入力信号、
２１は最下位ビット入力信号である。２２は出力映像信
号、２３は出力映像信号２２のうち最上位ビット出力端
、２４は第２位ビット出力端、２５は第３位ビット出力
端、２６は第４位ビット出力端、２７は最下位ビット出
力端、２８は最上位ビット出力信号、２９は第２位ビッ
ト出力信号、３０ば第３位ビット出力信号、３１は第４
位ビット出力信号、３２は最下位ビット出力信号である
。また、３３はＮＯＲゲート、３４はＯＲゲート、３５
はインバータ、３６はＡＮＤゲートである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）負極同期信号部分と映像情報部分とを有する入力
映像信号をアナログ−ディジタル変換した後、ディジタ
ル回路によりこの映像情報部分の信号処理を行い、処理
後にあらたな負極同期信号部分を付加して出力映像信号
を得るディジタル映像信号処理回路において、 上記入力映像信号の最上位ビットから順に２個以上のビ
ットを入力とし、該入力映像信号における映像情報部分
があらかじめ設定された値より小さい値を示す期間を検
知する、１個のＮＯＲゲートからなる検知回路と、 上記期間の値を代替値に置き換えて出力する、１個のＯ
Ｒゲートからなる代替値発生回路とを備えたことを特徴
とするディジタル映像信号処理回路。 - （２）負極同期信号部分と映像情報部分とを有する入力
映像信号をアナログ−ディジタル変換した後、ディジタ
ル回路によりこの映像情報部分の信号処理を行い、処理
後にあらたな負極同期信号部分を付加して出力映像信号
を得るディジタル映像信号処理回路において、 上記入力映像信号の最上位ビットから順に２個以上のビ
ットを入力とし、該入力映像信号における映像情報部分
があらかじめ設定された値より小さい値を示す期間を検
知する、１個のＮＯＲゲートからなる検知回路と、 上記期間の値を代替値に置き換えて出力する、各１個の
ＯＲゲート、インバータおよび少なくとも１個のＡＮＤ
ゲートからなる代替値発生回路とを備えたことを特徴と
するディジタル映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18324789A JPH0346870A (ja) | 1989-07-14 | 1989-07-14 | ディジタル映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18324789A JPH0346870A (ja) | 1989-07-14 | 1989-07-14 | ディジタル映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346870A true JPH0346870A (ja) | 1991-02-28 |
Family
ID=16132351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18324789A Pending JPH0346870A (ja) | 1989-07-14 | 1989-07-14 | ディジタル映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674278B1 (en) | 1999-07-15 | 2004-01-06 | Toshiba Carrier Corporation | AC current detection device |
-
1989
- 1989-07-14 JP JP18324789A patent/JPH0346870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674278B1 (en) | 1999-07-15 | 2004-01-06 | Toshiba Carrier Corporation | AC current detection device |
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