JPH0346028A - 命令処理システム - Google Patents

命令処理システム

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JPH0346028A
JPH0346028A JP1180583A JP18058389A JPH0346028A JP H0346028 A JPH0346028 A JP H0346028A JP 1180583 A JP1180583 A JP 1180583A JP 18058389 A JP18058389 A JP 18058389A JP H0346028 A JPH0346028 A JP H0346028A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 可変長命令仕様でパイプライン処理を行うマイクロプロ
セッサの命令処理システムに関し、パイプライン処理に
よる命令処理を高速にすると共に、命令バッファ内のメ
モリを構成するメモリセルのトランジスタ数および付随
する配線数を削減して高集積化、小型化およびコスト低
下を行うことを目的とし、 命令バッファが、前のステップで転送された命令ビット
列を一時的に保持するラッチ回路と、命令デコーダに転
送された命令ビット列を構成する各々の単位長ビット列
が命令として有効なビット列であるか否かを示す単位長
バリディティフラグを出力するバリディティ制御部と、
前記命令デコーダに転送されたビット列が格納されてい
たメモリ位置を示すリードポインタ制御部と、該リード
ポインタ制御部が指すメモリ位置より前記単位長バリデ
ィティフラグの個数分単位長シフトすることにより得ら
れるメモリ位置を示すリードポインタと、次のステップ
で、前記メモリ内の複数のメモリセルに直結したビット
線に予め読み出された前記リードポインタの指すメモリ
位置を先頭とする命令ビット列と、前記命令長通知信号
により前記ラッチ回路に一時的に保持されている命令ビ
・ント列とから次命令を先頭としてシーケンシャルに連
続する次命令ビット列を選択するセレクト回路とを具備
するように構成する。
〔産業上の利用分野〕
本発明は、命令処理システムに関し、特に、可変長命令
仕様でパイプライン処理を行うマイクロプロセッサの命
令処理システムに関する。
パイプライン処理のように一つの命令処理をいくつかの
処理単位（パイプラインステージ）に分割し、並列に命
令処理を行って高速化を図る方法がよく採られるが、可
変長命令仕様のように命令デコードを行ってみないと次
命令の先頭が判別できない仕様の場合には、命令デコー
ド、命令長判別および次命令読み出しに要する時間が命
令処理速度を決定する重大な要素となる。例えば、一つ
のパイプラインステージをどれだけ高速にしても、次命
令デコード開始（すなわち、次命令処理開始）が遅いと
命令処理速度は向上しない。従って、命令デコード、命
令長判別および次命令読み出しの遷移時間を極力高速に
することが要望されている。
さらに、マイクロプロセッサのように１チツプの半導体
で形成されるものでは、製造コスト、消費電力の削減お
よび製造歩留り向上のためにチップ面積を小さくするこ
とが要望されている。
〔従来の技術〕
従来、−船釣な命令処理システムにおいて、メモリセル
からビット線へデータを読み出す・場合、通常、ビット
線には大きな負荷容量が付いているため、命令データの
読み出し処理に時間を要することになっていた。そのた
め、次命令先頭以下の命令ビット列の命令デコーダへの
受渡しを高速に行うことができなかった。従って、次命
令デコード開始までの遅延がネックとなり命令処理速度
を向上できない欠点を生じていた。
このような、従来の一般的な命令処理システムに対して
、メモリセルからのデータ読み出し時間を大幅に削減す
ることのできる命令処理システムが開発されている。第
６図は従来の命令処理システムの一例を示すブロック図
であり、メモリセルからのデータ読み出し時間を大幅に
削減したものである。また、第７図は第６図の命令処理
システムにおける一つのメモリセルを示す回路図である
。
第６図に示されるように、命令処理システムは、メモリ
管理ユニット１０１と、命令バッファＩＢと、命令デコ
ーダ１０９を備えている。メモリ管理ユニッ）　１０１
からは、転送回路１０２を介して命令データが命令バッ
ファＩＢに供給され、命令バッファＩＢからは、転送回
路１０８を介して命令ビット列が命令デコーダ１０９へ
転送されるようになされている。
第７図に示されるように、命令バッファＩＢにおける一
つのメモリセルａｌｌ〜ａ□（例えば、ａｌｌ）には、
それぞれ２本のワード線間、　、　ＷＬ２が接続され、
それぞれ対応する２本のビット線ＢＬ　＋　、ＢＬｚに
データが読み出されるようになされている。そして、ワ
ード線間、は第１のリードポインタ１０４に接続され、
ワ・−ド線−Ｌ２は第２のリードポインタ１０５に接続
され、ビット線ＢＬ、ＢＬｚには、第１および第２のリ
ードポインタ１０４．１０５により示された命令ビット
列が読みだされるようになされている。さらに、ビット
線ＢＬ、およびＢＬ、に読み出された命令データは、セ
レクト回路１０６により選択されて、転送回路１０Ｂへ
供給される。
すなわち、従来の命令バッファ１Ｂは、命令デコーダ１
０９からの命令長通知信号を受信した後、次命令先頭以
下の命令ビット列が格納されているメモリセルを特定し
、ビット線に読出しを行い、ラッチして命令デコーダ１
０９への転送を行うようになされている。
［発明が解決しようとする課題］ 上述したように、従来の一般的な命令処理システムは、
ピッド線の大きな負荷容量のために、命令処理速度の高
速化には限界があった。また、ビット線の負荷容量に起
因する読み出し速度の遅延を改良した命令処理システム
において、第６図および第７図に示されるように、各メ
モリセルａｌｌ〜ａ□には、それぞれ接続された２本の
ビット線ＢＬ、、ＢＬ、および２本のワード標札、、Ｍ
ｌ、ｚが必要とされ、さらに、ワード線ＷＬ、、ＷＬ！
には、それぞれ専用のトランジスタが必要とされている
。このように、第６図および第７図の命令処理システム
は、多数の配線および多数のトランジスタを必要として
おり、高集積化、小型化およびコスト低下の面であ問題
があった。
本発明は、上述した従来の命令処理システムが有する課
題に鑑み、パイプライン処理による命令処理を高速にす
ると共に、命令バッファ内のメモリを構成するメモリセ
ルのトランジスタ数および付随する配線数を削減して高
集積化、小型化およびコスト低下を行うことを目的とす
る。
〔課題を解決する−ための手段〕
第１図は本発明に係る命令処理システムの原理を示すブ
ロック図である。
本発明によれば、メモリ管理ユニットｌと、該メモリ管
理ユニットｌからの命令ビット列を格納するメモリＮを
有する命令バッファＩＢと、該命令バッファＩＢから転
送された命令を先頭として一つ又は複数の命令を含む命
令ビット列の解読を行い該命令の命令長を判別して該命
令長に従った命令長通知信号を出力する命令デコーダ９
とを具備する命令処理システムであって、前記命令バッ
ファＩＢは、前のステップで転送された命令ビット列を
一時的に保持するラッチ回路７と、前記命令デコーダ９
に転送された命令ビット列を構成する各々の単位長ビッ
ト列が命令として有効なビット列であるか否かを示す単
位長バリディティフラグを出力するバリディティ制御部
３と、前記命令デコーダ９に転送されたビット列が格納
されていたメモリ位置を示すリードポインタ制御部４と
、該リードポインタ制御部４が指すメモリ位置より前記
単位長バリディティフラグの個数分単位長シフトするこ
とにより得られるメモリ位置を示すリードポインタ５と
、次のステップで、前記メモリＮ内の複数のメモリセル
に直結したビット線ＢＬに予め読み出された前記リード
ポインタ５の指すメモリ位置を先頭とする命令ビット列
と、前記命令長通知信号により前記ラッチ回路７に一時
的に保持されている命令ビット列とから次命令を先頭と
してシーケンシャルに連続する次命令ビット列を選択す
るセレクト回路６とを具備する命令処理システムが提供
される。
〔作　用〕
上述したｔＪＩｔｃを有する本発明の命令処理システム
によれば、命令バッファＩＢは、ランチ回路７゜バリデ
ィティ制御部３．リードポインタ制御部４゜リードポイ
ンタ５およびセレクト回路６を備えている。
ラッチ回路７は、前のステップで転送された命令ビット
列を一時的に保持し、バリディティｆｔｒｊＪ　洞部３
は、命令デコーダ９に転送された命令ビット列を構成す
る各々の単位長ビット列が命令として有効なビット列で
あるか否かを示す単位長バリディティフラグを出力する
。
また、リードポインタ制御部４は、命令デコーダ９に転
送されたビット列が格納されていたメモリ位置を示し、
リードポインタ５は、リードポインタ制御部４が指すメ
モリ位置より前記単位長バリディティフラグの個数分単
位長シフトすることにより得られるメモリ位置を示す。
そして、セレクト回路６は、次のステップで、メモリＮ
内の複数のメモリセルに直結したビット線ＢＬに予め読
み出されたリードポインタ５の指すメモリ位置を先頭と
する命令ビット列と、命令長通知信号によりラッチ回路
７に一時的に保持されている命令ビット列とから次命令
を先頭としてシーケンシャルに連続する次命令ビット列
を選択する。
このように、本発明に係る命令処理システムは、可変長
命令仕様で、パイプライン処理を行う命令処理システム
に対して命令デコードステージから次の命令デコードス
テージへの遷移を高速にし、命令処理システム全体の命
令処理速度を向上することができる。さらに、処理速度
向上に伴うトランジスタ数および配線数の増加というマ
イナス面を極力押え、高集積化、小型化およびコスト低
下を行うことができる。
〔実施例〕
以下、図面を参照して本発明にかかる命令処理システム
の実施例を説明する。
第２図は本発明の命令処理システムの一実施例を示すブ
ロック図であり、可変長命令仕様でパイプライン処理を
行うマイクロプロセッサの命令処理システムを示すもの
である。同図に示されるように、本実施例の命令処理シ
ステムは、メモリ管理ユニット１．命令バッファＩＢ、
命令デコーダ９および転送回路２．８を備えている。そ
して、命令バッファＩＢは、ラッチ回路７．バリディテ
ィ制御部３．リードポインタ制御部４．リードポインタ
５およびセレクト回路６を備えている。
メモリ管理ユニット１は、転送回路２を介して命令バッ
ファＩＢに命令ビット列をシーケンシャルに与えると共
に、バリディティ制御部３に対して、命令バッファＴＢ
に与えた命令ビット列の有効性を通知する。バリディテ
ィ制御部３は、命令バッファＩＢ　（メモリＮ、〜ｔＪ
ｎ＋）内に格納されているデータの有効情報を保持し、
リードポインタ制御部４からの情報を受は取って、命令
デコーダＩＢへ転送された命令ビット列にどれだけのバ
リディティフラグが追随しているかをリードポインタ５
および命令デコーダ９へ通知する。リードポインタ制御
部４は、転送命令ビット列が格納されていたメモリ位置
を示すリードポインタ５の制御を行い、命令デコーダ９
からの命令長通知信号を受けて更新される。
リードポインタ５は、ビット線ＢＬに読み出しを行うメ
モリセルを指定し、リードポインタとバリディティフラ
グの個数により更新される。セレクト回路６は、リード
ポインタ４の状態および命令長通知信号により、ビット
線ＢＬ上のデータとランチ回路７に一時保持されている
データとを選択して一方のデータを転送回路８を介して
命令デコーダ９へ転送するものである。
ラッチ回路７は、前のステップで命令デコーダ９へ転送
したデータをセレクト回路６によるセレクトが行われる
まで一時的に保持し、ステップ毎にデータの更新が行わ
れる。
転送回路８は、命令バッファＩＢの出力命令ビット列を
命令デコーダ９へ転送する回路である。命令デコーダ９
は、与えられた命令ビット列の命令解読を行い命令長を
判別し、その命令長に従って命令長通知信号を出力する
ものである。
このように、本実施例の命令処理システムは、命令デコ
ーダ９へ転送した直前の命令ビット列（旧命令ビット列
）の先頭から、次ステツプでの命令デコーダでの命令解
読に必要となる命令くット列の範囲が限定されることを
利用し、前の命令ビット列をラッチ回路７で一時的に保
持する。そして、リードポインタ５の指す位置からビッ
ト線ＢＬに新命令ビット列を読み出しておき、命令長通
知信号到達から、それによって選択される次命令ビット
列の命令デコーダ９への提供までの遅延時間を減少させ
るものである。
第３図は第２図の命令処理システムにおける一つのメモ
リセルを示す回路図である。同図に示されるように、命
令バッファＩＢにおける一つのメモリセルａ、〜ａ□（
例えば、ａｌｌ）には、それぞれ１本のワード標札が接
続され、該ワード線−りに対応する１本のビット線Ｂし
にデータが読み出されるようになされている。
第３図と第７図とを比較すると、従来の命令処理システ
ムにおけるメモリセルは、２本のビット線ＢＬＩ、ＢＬ
ｚおよび２本のワード線−Ｌ＋、ｉ’ｌＬｚが必要とさ
れ、さらに、ワード線−り、、ＷＬ、には、それぞれ専
用のトランジスタが必要とされている。これに対して、
本実施例の命令処理システムにおけるメモリセルは、１
本のビット線ＢＬおよび１本のワード標札およびワード
標札に接続されるトランジスタだけが必要とされており
、メモリセルのトランジスタ数お、よび付随する配線数
Ｃビット線およびワード線）を削減することができる。
具体的に、例えば、命令デコーダ１０９（９）へ転送す
る命令ビット列が６４ピントで、命令バッファＩＢのメ
モリ容量が６４ビツト×８ワードの場合、メモリセルの
トランジスタおよび配線に関して、本実施例の命令処理
システムの方が従来のものよりも、ビット線が６４本少
なく、ワード線が８本少なく、そして、トランジスタが
１０２４個（２トランジスタ×６４ビツト×８ワード＝
１０２４）少なくてよいことになる。
ここで、本実施例の命令処理システムでは、従来のもの
に対して、ラッチ回路７（例えば、トランジスタ６個）
、バリディティ制御部３および付随する配線（数本の配
線）が必要となるが、これらを設けることによるトラン
ジスタ数および配線数の増加は、メモリセルのトランジ
スタおよび付随する配線の削減数に比較して遥かに小さ
く、本実施例の命令処理システムの方がトランジスタ数
および配線数を大幅に削減することにより、命令処理シ
ステムの高集積化、小型化および低価格化が可能となる
。この本実施例の優位性は、命令処理システムの規模が
大型化する程、より一層顕著なものとなる。
第４図は本発明の命令処理システムの一実施例における
セレクト動作を説明するための図であり、第２図の中で
の単位命令長毎の構成を明確にしたブロック図である。
同図には、４つのハーフワードブロック■。ｔＨｘ＋Ｈ
ｚ＋Ｈ２が示され、各ブロックには、それぞれラッチ−
回路７０，７１．７２．７３およびセレクト回路６０，
６１，６２．６３が設けられている。前のステップにお
ける命令データの読み出し処理（転送処理）で（Ａ、Ｂ
、Ｃ，ＤＪのデータ列が命令デコーダ９に転送され、次
のステップで（Ｅ、Ｐ、Ｇ、旧のデータ列が読み出され
るとき、各ランチ回路７０．７１゜７２、７３には前の
ステップで命令デコーダ９に転送された（Ａ、Ｂ、Ｃ，
Ｄ）のデータ列がラッチされ、各ビット線ＢＬに読み出
された（Ｅ、Ｆ、Ｇ、旧との選択が選択回路６０．６１
．６２．６３によって実行される。具体的に、第４図で
は、命令デコーダ９からの命令長通知信号、〔２］に従
って、命令データ（Ａ、Ｂ、Ｃ。
ロ、Ｅ、Ｆ、Ｇ、旧の中から（Ｃ，Ｄ、Ｅ、Ｆ）が選択
された様子が示されている。
第５図は本発明の命令処理システムの一実施例における
パイプライン処理動作を説明するための図である。同図
において、ｒＯＵＴ　Ｊは命令バッファＩＢより転送回
路８を介して命令デコーダ９に転送される命令ビット列
を示し、ｒラッチ１は第２図におけるラッチ回路７に一
時的に保持される命令ビット列を示し、そして、ｒＢＬ
、はビット線ＢＬに読出される命ビット列を示している
。また、ＤＣＩは命令１に対する命令デコードステージ
を示し、ＤＣ２は命令２に対する命令デコードステージ
を示している。ここで、Ａ、　Ｂ、　Ｃ，・・・・・・
は、それぞれ単位命令長（例えば、１６ビツト）の命令
ビット列を示し、−度の命令デコードには４単位命令長
（例えば、６４ビツト）の命令ビット列が必要である。
第５図において、命令デコーダに転送する命令ビット列
０１ｌＴのパイプライン処理の遷移におい°ζ、ＤＣＩ
に対して転送した命令ビット列が（Ａ、Ｂ、Ｃ，Ｄ）で
あり、（Ａ、１１．Ｃ，Ｄ）の全てが有効命令ビット列
であったならば、ＤＣ２に対して転送する可能性のある
命令ビット列は命令長通知信号（０，１，２，３，４単
位長）を予想し、（＾、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、旧の
８の単位命令長命令ビット列になる。
この時、リードポインタ制御部４は、先頭がＡを指すよ
うに更新され、リードポインタ５は、リードポインタ制
御部４の指すＡよりバリディティフラグ個数分（Ａ、　
Ｂ、　Ｃ，０４単位命令長全て有効な４である）シフト
しＥを指すように更新される。そして、リードポインタ
５の指ずＥ先頭以下（＋４．Ｆ。
Ｇ、旧を予めビット線ＢＬに読み出しておくごとにより
、ＤＣ２ニ対しテ（Ａ、Ｂ、Ｃ，Ｄ、［！、Ｐ、Ｇ、旧
の８単位命令長命令ビット列が準備される。ここで、Ｄ
ＣＩ出力である命令長通知信号（２）（Ａ、Ｂが解読済
みであることを意味する）により、（Ａ、Ｂ、Ｃ，Ｄ。
Ｅ、Ｆ、Ｇ、Ｉｆ）の中から（Ｃ，Ｄ、Ｅ、Ｆ）がセレ
クト回路６により選択されて、命令デコーダ９への転送
が行われる。
また、ＤＣ３に対して転送した命令ビット列が（Ｄ、Ｅ
、Ｆ、Ｇ）であり、（口、Ｅ、Ｆｌが有効命令ビット列
であり、（Ｇ）が無効な命令ビット列であった場合、Ｄ
Ｃ４に対して転送する可能性のある命令ビット列は命令
長通知信号（０，１，２，３，単位長）を予想し、（Ｃ
，Ｄ、　Ｅ、　Ｆ、　Ｇ、　Ｉｌ、　Ｉ　）の７単位命
令長命令ビット列になる。８単位命令長にならないのは
、（Ｇ）がＤＣ３に対して転送された時点では無効な命
令ビット列であり、命令長通知信号〔４〕は有り得ない
からである。この時、リードポインタ制御部４はＤを指
すように更新され、リードポインタ５は３個分シフトし
てＧを指すように更新される。
前述したのと同様に、（Ｃ，Ｄ、　Ｅ、　Ｆ、　Ｇ、　
ＩＩ、　Ｉ　ｌが準備されると、無効であったＧ、（Ｇ
が無効であったならばシーケンシャルに連続するＨ、Ｉ
、Ｊ、・・・・・・も無効であったことを意味する。）
は、ＤＣ３の間にメモリ管理ユニット１よりデータ補充
され有効化されることを期待してリードポインタ５に従
って再度ビット線ＢＬに読み出しが行われる。以下、同
様にして、「命令ビット列転送」→「次命令ビット列予
測準備１→「命令長通知信号到達２−＋　Ｆ次命令ビッ
ト列選択」→ｒ次命令ビット列転送ｊという手順が繰返
され、高速に命令デコードステージが遷移することにな
る。
上述したように、本実施例の命令処理システムは、リー
ドポインタ５の指すメモリ位置を先頭として連続する命
令ビット列をビット線ＢＬに予め読み出しておき、また
、既転送命令ビット列をラッチ回路７に一時的に保持し
ておくことにより、既転送命令ビット列を再度読出す新
規のビット線（およびワード線）を設けることなく、命
令長通知信号に従って次命令を先頭とする命令ビット列
を選択するという手順でｒ命令長通知１からｒ次命令デ
コード開始ｊまでの時間を極力小さくする命令読出しを
実行することができる。このとき、既転送命令ビット列
を再度読出すビット線用のトランジスタも新たに設ける
必要がない。
〔発明の効果〕
以上説明した様に本発明によれば、可変長命令仕様で、
パイプライ゛ン処理を行う命令処理システムに対して命
令デコードステージから次の命令デコードステージへの
遷移を高速にし、命令処理システム全体の命令処理速度
を向上することができる。さらに、処理速度向上に伴う
トランジスタ数および配線数の増加というマイナス面を
極力押え、高集積化、小型化およびコスト低下を行うこ
とができる。
【図面の簡単な説明】
第１図は本発明に係る命令処理システムの原理を示すブ
ロック図、 第２図は本発明の命令処理システムの一実施例を示すブ
ロック図、 第３図は第２図の命令処理システムにおける一つのメモ
リセルを示す回路図、 第４図は本発明の命令処理システムの一実施例における
セレクト動作を説明するための図、第５図は本発明の命
令処理システムの一実施例におけるツク′イブライン処
理動作を説明するための図、 第６図は従来の命令処理システムの一例を示すブロック
図、 第７図は第６図の命令処理システムにおける一つのメモ
リセルを示す回路図である。 （符号の説明） １・・・メモリ管理ユニット、 ２．８・・・転送回路、 ３・・・バリディティ制御部、 ４・・・リードポインタ制御部、 ５・・・リードポインタ、 ６・・・セレクト回路、 ７・・・ラッチ回路、 ９・・・命令デコーダ、 Ｎ・・・メモリ、 １Ｂ・・・命令バッファ。

Claims (1)

  1. 【特許請求の範囲】 １、メモリ管理ユニット（１）と、該メモリ管理ユニッ
    トからの命令ビット列を格納するメモリ（Ｎ）を有する
    命令バッファ（ＩＢ）と、該命令バッファから転送され
    た命令を先頭として一つ又は複数の命令を含む命令ビッ
    ト列の解読を行い該命令の命令長を判別して該命令長に
    従った命令長通知信号を出力する命令デコーダ（９）と
    を具備する命令処理システムであって、 前記命令バッファ（ＩＢ）は、 前のステップで転送された命令ビット列を一時的に保持
    するラッチ回路（７）と、 前記命令デコーダに転送された命令ビット列を構成する
    各々の単位長ビット列が命令として有効なビット列であ
    るか否かを示す単位長バリディティフラグを出力するバ
    リディティ制御部（３）と、前記命令デコーダに転送さ
    れたビット列が格納されていたメモリ位置を示すリード
    ポインタ制御部（４）と、 該リードポインタ制御部が指すメモリ位置より前記単位
    長バリディティフラグの個数分単位長シフトすることに
    より得られるメモリ位置を示すリードポインタ（５）と
    、 次のステップで、前記メモリ内の複数のメモリセルに直
    結したビット線（ＢＬ）に予め読み出された前記リード
    ポインタの指すメモリ位置を先頭とする命令ビット列と
    、前記命令長通知信号により前記ラッチ回路に一時的に
    保持されている命令ビット列とから次命令を先頭として
    シーケンシャルに連続する次命令ビット列を選択するセ
    レクト回路（６）とを具備する命令処理システム。
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