JPH0344071A - 光半導体装置 - Google Patents
光半導体装置Info
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- JPH0344071A JPH0344071A JP1179236A JP17923689A JPH0344071A JP H0344071 A JPH0344071 A JP H0344071A JP 1179236 A JP1179236 A JP 1179236A JP 17923689 A JP17923689 A JP 17923689A JP H0344071 A JPH0344071 A JP H0344071A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000011229 interlayer Substances 0.000 claims abstract description 9
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 55
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 55
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- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は光半導体装置、特に受光ダイオードと増幅回路
及び論理回路を１チツプ化して高速処理の実現、高密度
実装、コストダウンを図った光半導体装置に関する。
及び論理回路を１チツプ化して高速処理の実現、高密度
実装、コストダウンを図った光半導体装置に関する。
従来、カメラ用オートアイリス又はオートフォーカスセ
ンサ一部ではフォトダイオードのチップから得られた光
電流は基板上の配線を通して増幅回路及び論理回路用Ｉ
Ｃに供給されていた。受光ＩＣは光をチップ表面に受け
てこの光を光電流に変換する為透明樹脂を用いて成形さ
れる。一方増幅回路は１０ｐＡ程度の微小電流を増幅す
る為、入力インピーダンスが非常に大きく光に対して極
めて敏感である。従って、増幅回路を内蔵したチップは
光を完全に遮へいするように黒色のモールド樹脂に密閉
されている。
ンサ一部ではフォトダイオードのチップから得られた光
電流は基板上の配線を通して増幅回路及び論理回路用Ｉ
Ｃに供給されていた。受光ＩＣは光をチップ表面に受け
てこの光を光電流に変換する為透明樹脂を用いて成形さ
れる。一方増幅回路は１０ｐＡ程度の微小電流を増幅す
る為、入力インピーダンスが非常に大きく光に対して極
めて敏感である。従って、増幅回路を内蔵したチップは
光を完全に遮へいするように黒色のモールド樹脂に密閉
されている。
上述した２チツプ構成のセンサーモジュールは、実装密
度が上がらず又フォトダイオードの数が増加するとこれ
に伴なって２チップ間の配線数が増加し基板の面積が大
きくなるなどコスト的にも大きな欠点がある。従って、
フォトダイオードアレイと増幅回路及び論理回路を１チ
ツプ化することが必要となっているが、この場合フォト
ダイオードには必要とする光の波長帯域の中で出来るだ
け光の減衰が少なくなるように光を照射し、増幅回路及
び論理回路部に対しては光を完全にシールドする必要が
ある。従来、所定の領域を光遮へいするには、アルミニ
ュームを１．０〜２．０μｍの厚さにチップのほぼ全面
に蒸着して、チップ全体を透明樹脂に成形していた。回
路規模が小さくかつ回路の動作速度も遅い場合は第２層
のアルミ配線を光シールド専用に用いて第１アルミ配線
だけで信号ライン、電源ラインを配線することも可能で
あるが、回路規模が大きくなり回路ブロック間のクロス
トークを避ける為に電源を複数に分割したり、動作速度
が高速になると配線の遅延が無視出来なくなり、金属配
線で各ブロック間を配線する必要が生じてくる。従って
この場合には第２Ｎのアルミニュームを単なる光シール
ドとしてのみではなく、信号線、電源配線としても使用
する必要がある。
度が上がらず又フォトダイオードの数が増加するとこれ
に伴なって２チップ間の配線数が増加し基板の面積が大
きくなるなどコスト的にも大きな欠点がある。従って、
フォトダイオードアレイと増幅回路及び論理回路を１チ
ツプ化することが必要となっているが、この場合フォト
ダイオードには必要とする光の波長帯域の中で出来るだ
け光の減衰が少なくなるように光を照射し、増幅回路及
び論理回路部に対しては光を完全にシールドする必要が
ある。従来、所定の領域を光遮へいするには、アルミニ
ュームを１．０〜２．０μｍの厚さにチップのほぼ全面
に蒸着して、チップ全体を透明樹脂に成形していた。回
路規模が小さくかつ回路の動作速度も遅い場合は第２層
のアルミ配線を光シールド専用に用いて第１アルミ配線
だけで信号ライン、電源ラインを配線することも可能で
あるが、回路規模が大きくなり回路ブロック間のクロス
トークを避ける為に電源を複数に分割したり、動作速度
が高速になると配線の遅延が無視出来なくなり、金属配
線で各ブロック間を配線する必要が生じてくる。従って
この場合には第２Ｎのアルミニュームを単なる光シール
ドとしてのみではなく、信号線、電源配線としても使用
する必要がある。
本発明の光半導体装置は、シールド電極と電源ラインが
兼用されておりシールド電極を第１のアルミ電極と第２
のアルミ電極に分割し、がつ両方の電極を平面的にオー
バーラツプすると伴に、第１アルミ電極と第２アルミ電
極間の層間絶縁膜を通して光が回わり込むのを避ける為
に第２アルミ電極で遮光すべき領域の横方向にスルーホ
ールを設け、第２アルミ電極でスルーホール部を埋める
ことによって光遮へい効果を完全に行なうことが出来る
。
兼用されておりシールド電極を第１のアルミ電極と第２
のアルミ電極に分割し、がつ両方の電極を平面的にオー
バーラツプすると伴に、第１アルミ電極と第２アルミ電
極間の層間絶縁膜を通して光が回わり込むのを避ける為
に第２アルミ電極で遮光すべき領域の横方向にスルーホ
ールを設け、第２アルミ電極でスルーホール部を埋める
ことによって光遮へい効果を完全に行なうことが出来る
。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路ブロック図で
あり、フォトダイオードＰＤＩ〜ＰＤｎによって光を光
電流ＩＰ１〜■１に変換する。Ａ１〜ＡｎはＭＯＳ）ツ
ブの高入力インピーダンスのアンプであり、ダイオード
Ｄ１〜ＤｆｌによってＩＰＩ〜Ｉ Ｐ＋＋を対数圧縮し
て電圧に変換する。これらの電圧をＭＰＸによって時分
割してＡ／Ｄコンバータに入力する。Ａ／Ｄコンバータ
の出力は、インタフェース回路によってシリアルデータ
に変換されＣＰＵに転送される。本発明は、フォトダイ
オードからインタフェース部又はＣＰＵまでを１チツプ
化したときの長面配線構造に特長がある。
あり、フォトダイオードＰＤＩ〜ＰＤｎによって光を光
電流ＩＰ１〜■１に変換する。Ａ１〜ＡｎはＭＯＳ）ツ
ブの高入力インピーダンスのアンプであり、ダイオード
Ｄ１〜ＤｆｌによってＩＰＩ〜Ｉ Ｐ＋＋を対数圧縮し
て電圧に変換する。これらの電圧をＭＰＸによって時分
割してＡ／Ｄコンバータに入力する。Ａ／Ｄコンバータ
の出力は、インタフェース回路によってシリアルデータ
に変換されＣＰＵに転送される。本発明は、フォトダイ
オードからインタフェース部又はＣＰＵまでを１チツプ
化したときの長面配線構造に特長がある。
第２図は本発明の模式的チップレイアウト図を表わし、
フォトダイオードＰＤＩ、ＰＤ２はチップの左端にマト
リックス状に配置されている。
フォトダイオードＰＤＩ、ＰＤ２はチップの左端にマト
リックス状に配置されている。
Ａｌ、Ａ２・・・はアナログ回路ブロックであり、・天
側がＧＮＤ、地側がＶ。Ｃに配線されるように設計標準
化が行なわれている。各ブロックは第１アルミ配線及び
第２アルミ配線によって平面的にオーバーラツプしてい
る。各ブロックを光から遮へいする電極は電源配線を兼
用しており効率良い布線を行なうことが可能であるばが
ってなく、標準化されていることから自動レイアウトを
行なうことも可能である。従って本発明を適用したブロ
ックを用いれば、大規模光半導体ＬＳＩを効率良く設計
することが可能である。遮光する領域としては各ブロッ
クの内部領域だけで十分であるのでブロックの外部領域
は第１アルミ配線、第２アルミ配線を用いて効率の良い
ブロック間配線を行なうことが出来る。又第２アルミ配
線で全面的にシールドする場合に比較して本発明に於い
ては、第２アルミ配線領域の面積がはるかに少なくて済
むのでピンホール等による歩留り低下が少なく第１アル
ミ配線とシールド電極間の寄生容量による配線容量も少
なくなり、高速の信号伝達が可能となる。
側がＧＮＤ、地側がＶ。Ｃに配線されるように設計標準
化が行なわれている。各ブロックは第１アルミ配線及び
第２アルミ配線によって平面的にオーバーラツプしてい
る。各ブロックを光から遮へいする電極は電源配線を兼
用しており効率良い布線を行なうことが可能であるばが
ってなく、標準化されていることから自動レイアウトを
行なうことも可能である。従って本発明を適用したブロ
ックを用いれば、大規模光半導体ＬＳＩを効率良く設計
することが可能である。遮光する領域としては各ブロッ
クの内部領域だけで十分であるのでブロックの外部領域
は第１アルミ配線、第２アルミ配線を用いて効率の良い
ブロック間配線を行なうことが出来る。又第２アルミ配
線で全面的にシールドする場合に比較して本発明に於い
ては、第２アルミ配線領域の面積がはるかに少なくて済
むのでピンホール等による歩留り低下が少なく第１アル
ミ配線とシールド電極間の寄生容量による配線容量も少
なくなり、高速の信号伝達が可能となる。
アナログブロックの左側（二点鎖線で図示）は、論理回
路部が配置されており、ポリセル方式の場合を図示して
いる。ポリセルの高さは通常アナログ回路ブロックの高
さよりも小さく、このＪ、ｂ、いくつかのセル列をまと
めて第２アルミ配線で遮光している。アナログ回路ブロ
ックのプロッり間配線は原則として縦方向を第１アルミ
配線、横方向を第２アルミ配線として使用しているか、
論理回路フロック間の配線は縦方向をポリシリコン配線
、横方向を第１アルミ配線として用いている。但し、高
速のデータを転送する必要がある信号ラインについては
、ポリシリコン配線を用いず第１アルミ配線と第２アル
ミ配線を用いて信号伝達する。
路部が配置されており、ポリセル方式の場合を図示して
いる。ポリセルの高さは通常アナログ回路ブロックの高
さよりも小さく、このＪ、ｂ、いくつかのセル列をまと
めて第２アルミ配線で遮光している。アナログ回路ブロ
ックのプロッり間配線は原則として縦方向を第１アルミ
配線、横方向を第２アルミ配線として使用しているか、
論理回路フロック間の配線は縦方向をポリシリコン配線
、横方向を第１アルミ配線として用いている。但し、高
速のデータを転送する必要がある信号ラインについては
、ポリシリコン配線を用いず第１アルミ配線と第２アル
ミ配線を用いて信号伝達する。
第３図は従来の配線構造を示す断面図（第３図（ａ））
及び］ブブロクの平面図（第３図（１：）））であり］
はＶＣＣ配線を兼用する第１アルミ配線、２は第１アル
ミ配線と第２アルミ配線を電気的に分離する層間絶縁膜
、３はＧＮＤ配線を兼用する第２アルミ配線であり、第
１アルミ配線と第２アルミ配線は４の部分て互いに平面
的に重なっており、重なりを十分長くすれば層間絶縁膜
を通して横方向に光が回わり込むのを防止することが出
来るが、重なりが小さい場合は図示するように横方向か
ら入射した光が層間絶縁膜を乱反射によってブロック内
部に進入してしまう。
及び］ブブロクの平面図（第３図（１：）））であり］
はＶＣＣ配線を兼用する第１アルミ配線、２は第１アル
ミ配線と第２アルミ配線を電気的に分離する層間絶縁膜
、３はＧＮＤ配線を兼用する第２アルミ配線であり、第
１アルミ配線と第２アルミ配線は４の部分て互いに平面
的に重なっており、重なりを十分長くすれば層間絶縁膜
を通して横方向に光が回わり込むのを防止することが出
来るが、重なりが小さい場合は図示するように横方向か
ら入射した光が層間絶縁膜を乱反射によってブロック内
部に進入してしまう。
第４図は本発明の第１の実施例を示す模式的配線構造断
面図であり、第１アルミ配線１と第２アルミ配線３の重
なり４の第２アルミ配線内部に設けられた垂直のシール
ド層５によって乱反射して入射してきた光をブロック内
部から遮断することが出来る。本発明によれば第１アル
ミ配線］と第２アルミ配線３の重なり部分４の長さは短
かくても遮光することが可能なので、第２アルミ配線３
の直下に第１アルミ配線の信号線６を多数通すことが出
来る。
面図であり、第１アルミ配線１と第２アルミ配線３の重
なり４の第２アルミ配線内部に設けられた垂直のシール
ド層５によって乱反射して入射してきた光をブロック内
部から遮断することが出来る。本発明によれば第１アル
ミ配線］と第２アルミ配線３の重なり部分４の長さは短
かくても遮光することが可能なので、第２アルミ配線３
の直下に第１アルミ配線の信号線６を多数通すことが出
来る。
第５図は本発明の他の実施例を示す配線構造断面図であ
りシールド壁５の直下にコンタクト部を設け、さらにシ
リコン基板表面に形成した酸ｆヒ膜７の下にＬＯＧＯ３
９が形成されている。層間絶縁膜２から侵入した光はＡ
部分で乱反射をくり返し、第１アルミ配線１と第２アル
ミ配線３が垂直に向い合っているＢ部分に減衰して侵入
し、ＬＯＣＯ８内部のＣ部分で減衰してしまう為、デバ
イスが形成されている領域に対して完全に遮光すること
が出来る。
りシールド壁５の直下にコンタクト部を設け、さらにシ
リコン基板表面に形成した酸ｆヒ膜７の下にＬＯＧＯ３
９が形成されている。層間絶縁膜２から侵入した光はＡ
部分で乱反射をくり返し、第１アルミ配線１と第２アル
ミ配線３が垂直に向い合っているＢ部分に減衰して侵入
し、ＬＯＣＯ８内部のＣ部分で減衰してしまう為、デバ
イスが形成されている領域に対して完全に遮光すること
が出来る。
以上、説明したように本発明はフォトダイオードと増幅
回路論理回路を同一基板上に形成することにより実装密
度を著しく向上させることが出来る。又、センサ一部と
アナログ回路部、論理回路部を同一チップ上に形成する
為、フォトダイオードマトリックスから増幅回路部への
信号ラインがＬＳＩ内部のアルミ配線によって行なうこ
とができるのでフォトダイオードの数が多くなった場合
、本発明は極めて有効であり高速化にも対応できる。
回路論理回路を同一基板上に形成することにより実装密
度を著しく向上させることが出来る。又、センサ一部と
アナログ回路部、論理回路部を同一チップ上に形成する
為、フォトダイオードマトリックスから増幅回路部への
信号ラインがＬＳＩ内部のアルミ配線によって行なうこ
とができるのでフォトダイオードの数が多くなった場合
、本発明は極めて有効であり高速化にも対応できる。
本発明は第１アルミ配線と第２アルミ配線を用いて受光
タイオードマトリックス部を除くアナログ回路部及び論
理回路部を効率良く遮光するので電源ラインを効率良く
布線することが可能であり、アナログ回路間の電源ライ
ンに寄因するクロストークを防くことが出来、又、アナ
ログ回路が形成されているブロック長面を電源アルミ配
線によってシールドしであるのてティジタル回路からの
アナログ回路へのノイズとひ゛込みを防止することが出
来る。本発明によって、第一アルミ配線と第２アルミ配
線がオーバーラツプする領域の層間絶縁膜中を光が乱反
射してブロック内部に照射することを防止することが出
来、第１アルミ配線と第２アルミ配線のオーバーラツプ
を小さくすることが可能である。この為第２アルミ配線
の直下を第１アルミ配線を信号ラインとして多数通すこ
とが出来るので、設計の自由度が大きくなりブロックサ
イズを小さくすることが出来る。又、本発明によるアル
ミ配線による光道へいはシールド電極の面積が必要最小
限に限定されるので全面的にシールド電極を施した場合
に比して、ピンホール等による歩留り低下が減少する。
タイオードマトリックス部を除くアナログ回路部及び論
理回路部を効率良く遮光するので電源ラインを効率良く
布線することが可能であり、アナログ回路間の電源ライ
ンに寄因するクロストークを防くことが出来、又、アナ
ログ回路が形成されているブロック長面を電源アルミ配
線によってシールドしであるのてティジタル回路からの
アナログ回路へのノイズとひ゛込みを防止することが出
来る。本発明によって、第一アルミ配線と第２アルミ配
線がオーバーラツプする領域の層間絶縁膜中を光が乱反
射してブロック内部に照射することを防止することが出
来、第１アルミ配線と第２アルミ配線のオーバーラツプ
を小さくすることが可能である。この為第２アルミ配線
の直下を第１アルミ配線を信号ラインとして多数通すこ
とが出来るので、設計の自由度が大きくなりブロックサ
イズを小さくすることが出来る。又、本発明によるアル
ミ配線による光道へいはシールド電極の面積が必要最小
限に限定されるので全面的にシールド電極を施した場合
に比して、ピンホール等による歩留り低下が減少する。
又、シールド電極と第一アルミ信号ラインによる寄生容
量が減少することから、配線遅延による影響も少ない。
量が減少することから、配線遅延による影響も少ない。
第２アルミ配線を各ブロック内の内部配線と、ブロック
間配線として使用することが出来るのでレイアラ１〜設
計の自由度が大ｒＩＪに大きくなり、 ０ チップサイズを小さくすることが出来るだけでなく自由
レイアウトによる設計も可能である為、設計ＴＡＴを短
縮化することが可能である。本実施例は２層配線を用い
た場合について説明したが、２層構造に限定されるもの
でなく３層以上の場合にも等しく応用出来る。
間配線として使用することが出来るのでレイアラ１〜設
計の自由度が大ｒＩＪに大きくなり、 ０ チップサイズを小さくすることが出来るだけでなく自由
レイアウトによる設計も可能である為、設計ＴＡＴを短
縮化することが可能である。本実施例は２層配線を用い
た場合について説明したが、２層構造に限定されるもの
でなく３層以上の場合にも等しく応用出来る。
第１図は本発明の回路ブロック図、第２図はチップのレ
イアウト図、第３図（ａ）は従来発明の配線構造のみを
示す模式的構造断面図及び第３図（ｂ）は−ブロックの
模式的平面図、第４図は本発明による模式的構造断面図
、第５図は他の実施例における配線構造断面図を表わす
。
イアウト図、第３図（ａ）は従来発明の配線構造のみを
示す模式的構造断面図及び第３図（ｂ）は−ブロックの
模式的平面図、第４図は本発明による模式的構造断面図
、第５図は他の実施例における配線構造断面図を表わす
。
Claims (1)
- フォトダイオードと、前記フォトダイオードの光電流を
光電変換する増幅回路と、論理回路部とを同一基板上に
構成した光半導体装置に於いて、アナログ回路ブロック
のうち少なくとも一つは第１の金属配線と第２の金属配
線によって平面上全面的に覆われており、かつ第１の金
属配線を第２の金属配線は互いに平面上オーバーラップ
し、垂直方向に入射する光を遮断し、オーバーラップし
た部分の第２の金属配線内部にスルーホールを設け、ス
ルーホールに形成された垂直方向の光シールド用壁によ
ってオーバーラップした箇所の層間絶縁膜を通して横方
向に進入する光を遮断することを特徴とする光半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179236A JP2560846B2 (ja) | 1989-07-11 | 1989-07-11 | 光半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179236A JP2560846B2 (ja) | 1989-07-11 | 1989-07-11 | 光半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344071A true JPH0344071A (ja) | 1991-02-25 |
| JP2560846B2 JP2560846B2 (ja) | 1996-12-04 |
Family
ID=16062322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179236A Expired - Fee Related JP2560846B2 (ja) | 1989-07-11 | 1989-07-11 | 光半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560846B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536680A (en) * | 1995-05-08 | 1996-07-16 | Texas Instruments Incorporated | Self-aligned bump bond infrared focal plane array architecture |
| JP2001267544A (ja) * | 2000-03-21 | 2001-09-28 | Sharp Corp | 固体撮像装置およびその製造方法 |
| US7030918B1 (en) | 1999-06-30 | 2006-04-18 | Nec Electronics Corporation | Solid-state image pickup device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107671A (ja) * | 1981-12-21 | 1983-06-27 | Fuji Electric Corp Res & Dev Ltd | イメ−ジセンサｉｃ |
| JPS62226659A (ja) * | 1986-03-28 | 1987-10-05 | Canon Inc | 半導体装置 |
-
1989
- 1989-07-11 JP JP1179236A patent/JP2560846B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107671A (ja) * | 1981-12-21 | 1983-06-27 | Fuji Electric Corp Res & Dev Ltd | イメ−ジセンサｉｃ |
| JPS62226659A (ja) * | 1986-03-28 | 1987-10-05 | Canon Inc | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536680A (en) * | 1995-05-08 | 1996-07-16 | Texas Instruments Incorporated | Self-aligned bump bond infrared focal plane array architecture |
| US7030918B1 (en) | 1999-06-30 | 2006-04-18 | Nec Electronics Corporation | Solid-state image pickup device |
| JP2001267544A (ja) * | 2000-03-21 | 2001-09-28 | Sharp Corp | 固体撮像装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560846B2 (ja) | 1996-12-04 |
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