JPH0343588B2 - - Google Patents
Info
- Publication number
- JPH0343588B2 JPH0343588B2 JP9107379A JP9107379A JPH0343588B2 JP H0343588 B2 JPH0343588 B2 JP H0343588B2 JP 9107379 A JP9107379 A JP 9107379A JP 9107379 A JP9107379 A JP 9107379A JP H0343588 B2 JPH0343588 B2 JP H0343588B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- circuit
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000007599 discharging Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 238000013459 approach Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、レベル比較回路に関し、特にAGC
回路に適用して最適なものである。
回路に適用して最適なものである。
入力信号のレベルを変出してそのレベル変化が
ほぼ零になるように入力レベルを制御するように
した自動利得制御回路（AGC回路）が知られて
いる。従来のAGO回路では、レベル制御された
出力信号のレベルは、完全に一定値にならず、定
常状態において入力レベルに応じた残留レベル誤
差（定常レベル誤差）を有している。この定常残
留レベル誤差を零に近ずけるためには、ループゲ
インを極めて大きくすればよいが、ループゲイン
を大にすると、ノイズ成分まで増幅することにな
り、出力信号のＳ／Ｎが劣化する。また制御ルー
プの安定性も悪くなるという不都合が生じる。
ほぼ零になるように入力レベルを制御するように
した自動利得制御回路（AGC回路）が知られて
いる。従来のAGO回路では、レベル制御された
出力信号のレベルは、完全に一定値にならず、定
常状態において入力レベルに応じた残留レベル誤
差（定常レベル誤差）を有している。この定常残
留レベル誤差を零に近ずけるためには、ループゲ
インを極めて大きくすればよいが、ループゲイン
を大にすると、ノイズ成分まで増幅することにな
り、出力信号のＳ／Ｎが劣化する。また制御ルー
プの安定性も悪くなるという不都合が生じる。
本発明は上述の不都合を解消することのできる
AGC回路またはその他の回路に適用できるレベ
ル比較回路を提供することを目的とする。
AGC回路またはその他の回路に適用できるレベ
ル比較回路を提供することを目的とする。
以下本発明の実施例を図面を参照して説明す
る。なお第１図で従来のAGC回路の定常残留レ
ベル誤差について説明する。第１図において、入
力信号Ei（AC）はレベル可変器１（利得制御アン
プ）を通つて比較電圧抽出器２（検波回路、サン
プルホールド回路等）に供給され、ここで入力信
号のレベルに対応した直流電圧V0が形成される。
レベル可変器１のゲインをK1とすると、V0は、 V0＝K1・｜Ei｜ ……(1) となつている。電圧V0は、直流電圧VRを基準電
圧とするレベル比較回路３に供給され、この比較
回路３の出力から、 VC＝K2（VR−V0） ……(2) で表わされるVRとV0との差に応じた制御電圧VC
が得られる（K2：定数）。この制御電圧VCはロ
ーバスフイルタ４を通つてレベル可変器１に供給
されるので、レベル可変器１のゲインK1が、 K1＝K3・VC ……(3) なる関係（K3：定数）で制御される。この結果、
レベル可変器１の出力から、 E0＝K1・Ei ……(4) なる一定レベルの出力信号E0が得られる。即ち、
出力E0のレベル（振幅）V0が基準電圧VRに一致
するようにAGC動作が行われるが、一般にVR−
V0は零にならず、AGC回路が定常状態になつた
とき、残留レベル誤差を有している。
る。なお第１図で従来のAGC回路の定常残留レ
ベル誤差について説明する。第１図において、入
力信号Ei（AC）はレベル可変器１（利得制御アン
プ）を通つて比較電圧抽出器２（検波回路、サン
プルホールド回路等）に供給され、ここで入力信
号のレベルに対応した直流電圧V0が形成される。
レベル可変器１のゲインをK1とすると、V0は、 V0＝K1・｜Ei｜ ……(1) となつている。電圧V0は、直流電圧VRを基準電
圧とするレベル比較回路３に供給され、この比較
回路３の出力から、 VC＝K2（VR−V0） ……(2) で表わされるVRとV0との差に応じた制御電圧VC
が得られる（K2：定数）。この制御電圧VCはロ
ーバスフイルタ４を通つてレベル可変器１に供給
されるので、レベル可変器１のゲインK1が、 K1＝K3・VC ……(3) なる関係（K3：定数）で制御される。この結果、
レベル可変器１の出力から、 E0＝K1・Ei ……(4) なる一定レベルの出力信号E0が得られる。即ち、
出力E0のレベル（振幅）V0が基準電圧VRに一致
するようにAGC動作が行われるが、一般にVR−
V0は零にならず、AGC回路が定常状態になつた
とき、残留レベル誤差を有している。
第１〜３式より、
V0＝K2・K3・｜Ei｜・VR／１＋K2・K3・｜Ei｜…
…(5) であるから、定常残留レベル誤差は、 VR−V0＝VR／１＋K2・K3・｜Ei｜ ……(6) となる。従つて第６式より、K2またはK3がほぼ
無限大であれば、VR−V0を零にすることができ
るが、K2、K3を大きくすることによつて既述の
ような不都合が生ずる。
…(5) であるから、定常残留レベル誤差は、 VR−V0＝VR／１＋K2・K3・｜Ei｜ ……(6) となる。従つて第６式より、K2またはK3がほぼ
無限大であれば、VR−V0を零にすることができ
るが、K2、K3を大きくすることによつて既述の
ような不都合が生ずる。
また、レベル可変器１から、
E0＝K1Ei＋Ei ……(4)′
なる出力E0を得るようにしたものも知られてい
る。
る。
この場合には、第１式は、
V0＝K1・｜Ei｜＋｜Ei｜ ……(1)′
のようになるので、第1′、２、３式より、
V0＝｜Ei｜・（１＋K2・K3・VR）／１＋K2・K3・｜Ei
｜……(5)′ となり、残留レベル誤差は、 VR−V0＝VR−｜Ei｜／１＋K2・K3・｜Ei｜……(6)
′ となる。従つて第6′式より、｜Ei｜＝VRの場合を
除いて、やはりK2またはK3を大きくしなけれ
ば、残留レベル誤差VR−V0を零にすることがで
きない。
｜……(5)′ となり、残留レベル誤差は、 VR−V0＝VR−｜Ei｜／１＋K2・K3・｜Ei｜……(6)
′ となる。従つて第6′式より、｜Ei｜＝VRの場合を
除いて、やはりK2またはK3を大きくしなけれ
ば、残留レベル誤差VR−V0を零にすることがで
きない。
定常残留レベル誤差VR−V0を零にするには、
レベル比較器３の出力VCをサンプリングしてこ
れを逐次積分若しくは加算するように構成すれば
よい。即ち、サンプリング順序数をｎとすると、
ｎ回目のサンプル値VC(n)として前回のサンプル
値VC（n-1）を加算したものを得るようにすれば、 VC(n)は、 VC(n)＝VC（n-1）＋K2・（VR−V0(n)）……(7) と表わすことができる。第７式において、レベル
比較器３から何らかの出力VC＝K2・（VR−V0(n)）
が得られれば、VC(n)がVC（n-1）より変化する。
この変化によつてレベル可変器１のゲインが変化
するから、これによつて比較器３の出力VCも変
化する。VCの変化は減少方向であるからVR＝V0
でVC＝０になるまでVCが減少し、収束状態でVC
(n)＝VC（n-1）となつてAGCループが定常状態に
安定する。この状態では残留レベル誤差は零であ
る。
レベル比較器３の出力VCをサンプリングしてこ
れを逐次積分若しくは加算するように構成すれば
よい。即ち、サンプリング順序数をｎとすると、
ｎ回目のサンプル値VC(n)として前回のサンプル
値VC（n-1）を加算したものを得るようにすれば、 VC(n)は、 VC(n)＝VC（n-1）＋K2・（VR−V0(n)）……(7) と表わすことができる。第７式において、レベル
比較器３から何らかの出力VC＝K2・（VR−V0(n)）
が得られれば、VC(n)がVC（n-1）より変化する。
この変化によつてレベル可変器１のゲインが変化
するから、これによつて比較器３の出力VCも変
化する。VCの変化は減少方向であるからVR＝V0
でVC＝０になるまでVCが減少し、収束状態でVC
(n)＝VC（n-1）となつてAGCループが定常状態に
安定する。この状態では残留レベル誤差は零であ
る。
第２図は本発明のレベル比較回路をAGC回路
に適用した実施例の場合のブロツク図である。こ
の実施例では、チヤージポンプ型の差分積分回路
が使用されている。第２図において、レベル可変
器１のE0のレベル比較電圧抽出器２で検出して
得た直流電流V0は、入力信号のレベルに応じた
信号を形成する第１の信号形成手段５を構成する
パルス幅変調器１８でパルス幅変調される。また
V0と比較する基準電圧VRは、基準信号のレベル
に応じた信号を形成する第２の信号形成手段６を
構成するパルス幅変調器１９でパルス幅変調され
る。これらのパルス幅変調は所定周期の台形波
STによつて行われる。
に適用した実施例の場合のブロツク図である。こ
の実施例では、チヤージポンプ型の差分積分回路
が使用されている。第２図において、レベル可変
器１のE0のレベル比較電圧抽出器２で検出して
得た直流電流V0は、入力信号のレベルに応じた
信号を形成する第１の信号形成手段５を構成する
パルス幅変調器１８でパルス幅変調される。また
V0と比較する基準電圧VRは、基準信号のレベル
に応じた信号を形成する第２の信号形成手段６を
構成するパルス幅変調器１９でパルス幅変調され
る。これらのパルス幅変調は所定周期の台形波
STによつて行われる。
パルス幅変調器１８，１９の出力Ｕ、Ｄは充放
電回路７に供給される。充放電回路７は、充電手
段を構成する定電流源２２及びスイツチ回路２０
と、放電手段を構成する定電流源２３及びスイツ
チ回路２１から成る。スイツチ回路２０，２１の
出力は結合点Ａで結合され、更にこの結合点Ａに
電荷蓄積手段８を構成するホールドコンデンサ２
４の一端が結合される。
電回路７に供給される。充放電回路７は、充電手
段を構成する定電流源２２及びスイツチ回路２０
と、放電手段を構成する定電流源２３及びスイツ
チ回路２１から成る。スイツチ回路２０，２１の
出力は結合点Ａで結合され、更にこの結合点Ａに
電荷蓄積手段８を構成するホールドコンデンサ２
４の一端が結合される。
パルス幅変調器１８の出力Ｕは、ホールドコン
デンサ２４の充電制御パルスとしてスイツチ回路
２０に供給され、またパルス幅変調器１９の出力
Ｄは、上記ホールドコンデンサ２４の放電制御パ
ルスとしてスイツチ回路２１に供給される。ホー
ルドコンデンサ２４は、定電流源２２からスイツ
チ回路２０を通つて充電され、またスイツチ２１
を通つて定電流源２３によつて放電される。これ
らの定電流源２２，２３の電流値は同一になつて
いるので、充電制御パルスＵと放電制御パルスＤ
とのパルス幅の差、即ちV0とVRとのレベル差に
対応した電圧がサンプリングごとに逐次コンデン
サ２４に蓄積されている。従つてこれによつて第
７式の逐次積分（加算）が行われる。コンデンサ
２４の出力はローパスフイルタ４を通してレベル
可変器１に制御電圧として供給されるので、パル
スＵとＤとの幅が等しくなつてVR＝V0のとき、
AGCループが定常状態となる。
デンサ２４の充電制御パルスとしてスイツチ回路
２０に供給され、またパルス幅変調器１９の出力
Ｄは、上記ホールドコンデンサ２４の放電制御パ
ルスとしてスイツチ回路２１に供給される。ホー
ルドコンデンサ２４は、定電流源２２からスイツ
チ回路２０を通つて充電され、またスイツチ２１
を通つて定電流源２３によつて放電される。これ
らの定電流源２２，２３の電流値は同一になつて
いるので、充電制御パルスＵと放電制御パルスＤ
とのパルス幅の差、即ちV0とVRとのレベル差に
対応した電圧がサンプリングごとに逐次コンデン
サ２４に蓄積されている。従つてこれによつて第
７式の逐次積分（加算）が行われる。コンデンサ
２４の出力はローパスフイルタ４を通してレベル
可変器１に制御電圧として供給されるので、パル
スＵとＤとの幅が等しくなつてVR＝V0のとき、
AGCループが定常状態となる。
第３図は第２図のレベル比較器の具体的回路図
を示し、第４図は第３図の各部の波形図である。
第３図において、台形波形成回路２７のコンデン
サ２８は、トランジスタT1を通じて定電流で充
電されるので、コンデンサ２８の端子電圧は第４
図Ｂのように所定傾斜で変化する。端子２７から
は第４図Ａに示す所定周期のクロツクバルスCP
がトランジスタT2に供給されるので、コンデン
サ２８がクロツクパルスCPごとに放電され、第
４図Ｂに示す台形波STが形成される。
を示し、第４図は第３図の各部の波形図である。
第３図において、台形波形成回路２７のコンデン
サ２８は、トランジスタT1を通じて定電流で充
電されるので、コンデンサ２８の端子電圧は第４
図Ｂのように所定傾斜で変化する。端子２７から
は第４図Ａに示す所定周期のクロツクバルスCP
がトランジスタT2に供給されるので、コンデン
サ２８がクロツクパルスCPごとに放電され、第
４図Ｂに示す台形波STが形成される。
台形波STは、パルス幅変調器１８，１９を構
成するコンパレータ２９，３０の＋入力及び−入
力に夫々供給され、また比較電圧V0及び基準電
圧VRが−入力及び＋入力に夫々供給される。従
つてコンパレータ２９，３０の出力から第４図
Ｕ、Ｄに示すようなV0及びVRのレベルに対応し
たパルス巾のパルスＵ（正パルス）及びＤ（負パル
ス）が得られる。これらのパルスＵ、Ｄは、スイ
ツチ回路２０，２１を構成するトランジスタT3、
T4に供給されるので、パルスＵが高レベルの期
間にT3がオフとなり、またパルスＤが低レベル
の期間にT4がオフになる。
成するコンパレータ２９，３０の＋入力及び−入
力に夫々供給され、また比較電圧V0及び基準電
圧VRが−入力及び＋入力に夫々供給される。従
つてコンパレータ２９，３０の出力から第４図
Ｕ、Ｄに示すようなV0及びVRのレベルに対応し
たパルス巾のパルスＵ（正パルス）及びＤ（負パル
ス）が得られる。これらのパルスＵ、Ｄは、スイ
ツチ回路２０，２１を構成するトランジスタT3、
T4に供給されるので、パルスＵが高レベルの期
間にT3がオフとなり、またパルスＤが低レベル
の期間にT4がオフになる。
トランジスタT3、T4がオフになると、定電流
源２２，２３を構成しているトランジスタT5、
T6がオンとなり、第３図の実線及び点線で示す
ようにコンデンサ２４が充電及び放電される。充
電及び放電電流は、トランジスタT5、T6の夫々
とカレントミラー回路を構成しているトランジス
タT7、T8のエミツタ電流またはベース電圧によ
つて定められ、両者は互に等しく、また一定値で
ある。従つて、充放電制御パルスＵ、Ｄのパルス
巾の差に応じた電圧かホールドコンデンサ２４に
蓄積され、コンデンサ２４の端子電圧は、トラン
ジスタT9〜T11から成るバツフアー回路３１を
介して制御電圧VCとして第２図のようにレベル
可変器１に帰還され、これによつてレベル可変器
１のゲインが調整される。
源２２，２３を構成しているトランジスタT5、
T6がオンとなり、第３図の実線及び点線で示す
ようにコンデンサ２４が充電及び放電される。充
電及び放電電流は、トランジスタT5、T6の夫々
とカレントミラー回路を構成しているトランジス
タT7、T8のエミツタ電流またはベース電圧によ
つて定められ、両者は互に等しく、また一定値で
ある。従つて、充放電制御パルスＵ、Ｄのパルス
巾の差に応じた電圧かホールドコンデンサ２４に
蓄積され、コンデンサ２４の端子電圧は、トラン
ジスタT9〜T11から成るバツフアー回路３１を
介して制御電圧VCとして第２図のようにレベル
可変器１に帰還され、これによつてレベル可変器
１のゲインが調整される。
第４図に示す例では、Ｕ＞Ｄであるから、制御
電圧VCは第４図VCに示すようにサンプリングご
とに逐次増加し、これによつて比較電圧抽出器２
の出力V0が第４図V0に示すように次第に減少す
る。V0の減少によつてV0がVRに近づいて行く
と、パルス巾Ｕ、ＤがＵ＝Ｄに近ずき、このため
VCの変化が減少する。従つて収束状態（安定状
態）では、VCは限りなく一定値に近ずき、これ
によつてV0が限りなくVRに近ずき、V0VRとなつ
て安定する。即ち、残留レベル誤差が零となる。
なおVR＞V0の状態（Ｄ＞Ｕ）から定常になるま
での過程も同様である。
電圧VCは第４図VCに示すようにサンプリングご
とに逐次増加し、これによつて比較電圧抽出器２
の出力V0が第４図V0に示すように次第に減少す
る。V0の減少によつてV0がVRに近づいて行く
と、パルス巾Ｕ、ＤがＵ＝Ｄに近ずき、このため
VCの変化が減少する。従つて収束状態（安定状
態）では、VCは限りなく一定値に近ずき、これ
によつてV0が限りなくVRに近ずき、V0VRとなつ
て安定する。即ち、残留レベル誤差が零となる。
なおVR＞V0の状態（Ｄ＞Ｕ）から定常になるま
での過程も同様である。
なお上述の実施例において、モノマルチ等を用
いてクロツクパルスCPに同期した所定幅の基準
パルスを形成して、これを上記放電制御パルシＤ
として使用するようにしてもよい。また第２図に
おいて、パルスＵでコンデンサを放電し、パルス
Ｄで充電するようにしてもよい。また上述と実施
例において、コンデンサ２４と並列に放電スイツ
チ回路（或はリセツトスイツチ）を設け、このス
イツト回路を第４図ＡのクロツクパルスCPに同
期して閉じるように構成すれば、サンプリングご
とに比較電圧VOと基準電圧VRとのレベル差に応
じた電圧をコンデンサ２４から得ることができ、
非積分型のレベル比較回路にすることができる。
なお本発明のレベル比較回路は、上述のような非
積分型或は第２，３図の実施例のような積分型レ
ベル比較回路として、２つと信号のレベル差に応
じた信号を必要とする種々の回路に用いることが
できる。
いてクロツクパルスCPに同期した所定幅の基準
パルスを形成して、これを上記放電制御パルシＤ
として使用するようにしてもよい。また第２図に
おいて、パルスＵでコンデンサを放電し、パルス
Ｄで充電するようにしてもよい。また上述と実施
例において、コンデンサ２４と並列に放電スイツ
チ回路（或はリセツトスイツチ）を設け、このス
イツト回路を第４図ＡのクロツクパルスCPに同
期して閉じるように構成すれば、サンプリングご
とに比較電圧VOと基準電圧VRとのレベル差に応
じた電圧をコンデンサ２４から得ることができ、
非積分型のレベル比較回路にすることができる。
なお本発明のレベル比較回路は、上述のような非
積分型或は第２，３図の実施例のような積分型レ
ベル比較回路として、２つと信号のレベル差に応
じた信号を必要とする種々の回路に用いることが
できる。
本発明は上述のように、ゲイン制御された入力
信号と基準信号とのレベルを比較して比較結果に
基づいて上記入力信号のゲイン制御を行うように
したゲイン制御回路におけるレベル比較回路であ
る。
信号と基準信号とのレベルを比較して比較結果に
基づいて上記入力信号のゲイン制御を行うように
したゲイン制御回路におけるレベル比較回路であ
る。
このレベル比較回路は、入力信号V0のレベル
に応じた幅変調信号Ｕを形成する第１の信号形成
手段５と、基準信号STのレベルに応じたパルス
幅変調信号Ｄを形成する第２の信号形成手段６
と、電荷蓄積手段（コンデンサ２４）と、上記第
１または第２の信号形成手段のうちのいづれか一
方の出力信号に基づいて上記電荷蓄積手段に上記
一方の出力信号に応じた量の電荷を充電する充電
手段（定電流源２２及びスイツチ回路２０）と、
上記第１または第２の信号形成手段のうちの他方
の出力信号に基づいて上記電荷蓄積手段から上記
他方の出力信号に応じた量の電荷を放電する放電
手段（定電流源２３及びスイツチ回路２１）とを
備え、上記電荷蓄積手段の出力をゲイン制御信号
とすることを特徴とする。
に応じた幅変調信号Ｕを形成する第１の信号形成
手段５と、基準信号STのレベルに応じたパルス
幅変調信号Ｄを形成する第２の信号形成手段６
と、電荷蓄積手段（コンデンサ２４）と、上記第
１または第２の信号形成手段のうちのいづれか一
方の出力信号に基づいて上記電荷蓄積手段に上記
一方の出力信号に応じた量の電荷を充電する充電
手段（定電流源２２及びスイツチ回路２０）と、
上記第１または第２の信号形成手段のうちの他方
の出力信号に基づいて上記電荷蓄積手段から上記
他方の出力信号に応じた量の電荷を放電する放電
手段（定電流源２３及びスイツチ回路２１）とを
備え、上記電荷蓄積手段の出力をゲイン制御信号
とすることを特徴とする。
この構成によると、入力信号と基準信号との間
にレベル差があると、その差分が電荷蓄積手段８
に逐次加算（積分）され、レベル差が縮小するよ
うにゲイン制御が行われる。よつて制御系の定常
残留誤差を含めて、入力と基準との間のレベル差
を零にするための制御量が電荷蓄積手段８に蓄積
されるので、系の平衡が達成された状態では、残
留誤差の無いゲイン制御された出力信号が得られ
る。
にレベル差があると、その差分が電荷蓄積手段８
に逐次加算（積分）され、レベル差が縮小するよ
うにゲイン制御が行われる。よつて制御系の定常
残留誤差を含めて、入力と基準との間のレベル差
を零にするための制御量が電荷蓄積手段８に蓄積
されるので、系の平衡が達成された状態では、残
留誤差の無いゲイン制御された出力信号が得られ
る。
従つて、本発明によると、ループ利得を大きく
することなく、定常残留レベル誤差を零にしたゲ
イン制御出力信号を得ることができ、比較的簡単
な回路で高性能のゲイン制御回路が得られる。
することなく、定常残留レベル誤差を零にしたゲ
イン制御出力信号を得ることができ、比較的簡単
な回路で高性能のゲイン制御回路が得られる。
第１図は従来から知られているAGC回路のブ
ロツク図、第２図は本発明のレベル比較回路を
AGC回路に適用した場合のブロツク図、第３図
は第２図レベル比較器の具体的な実施例を示す回
路図、第４図は第３図の波形図である。 なお図面に用いられている符号において、１…
…レベル可変器、２……比較電圧抽出器、５……
第１の信号形成手段、６……第２の信号形成手
段、７……充放電回路、８……電荷蓄積手段、１
８……パルス幅変調器、１９……パルス幅変調
器、２０……スイツチ回路、２１……スイツチ回
路、２２……定電流源、２３……定電流源、２４
……コンデンサ、２７……台形波形成回路であ
る。
ロツク図、第２図は本発明のレベル比較回路を
AGC回路に適用した場合のブロツク図、第３図
は第２図レベル比較器の具体的な実施例を示す回
路図、第４図は第３図の波形図である。 なお図面に用いられている符号において、１…
…レベル可変器、２……比較電圧抽出器、５……
第１の信号形成手段、６……第２の信号形成手
段、７……充放電回路、８……電荷蓄積手段、１
８……パルス幅変調器、１９……パルス幅変調
器、２０……スイツチ回路、２１……スイツチ回
路、２２……定電流源、２３……定電流源、２４
……コンデンサ、２７……台形波形成回路であ
る。
Claims (1)
- 【特許請求の範囲】 １ ゲイン制御された入力信号と基準信号とのレ
ベルを比較して比較結果に基づいて上記入力信号
のゲイン制御を行うようにしたゲイン制御回路に
おけるレベル比較回路であつて、 入力信号のレベルに応じたパルス幅変調信号を
形成する第１の信号形成手段と、 基準信号のレベルに応じたパルス幅変調信号を
形成する第２の信号形成手段と、 電荷蓄積手段と、 上記第１または第２の信号形成手段のうちのい
づれか一方の出力信号に基づいて上記電荷蓄積手
段に上記一方の出力信号に応じた量の電荷を充電
する充電手段と、 上記第１または第２の信号形成手段のうちの他
方の出力信号に基づいて上記電荷蓄積手段から上
記他方の出力信号に応じた量の電荷を放電する放
電手段とを備え、上記電荷蓄積手段の出力をゲイ
ン制御信号とすることを特徴とするレベル比較回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107379A JPS5614954A (en) | 1979-07-18 | 1979-07-18 | Level comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107379A JPS5614954A (en) | 1979-07-18 | 1979-07-18 | Level comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5614954A JPS5614954A (en) | 1981-02-13 |
| JPH0343588B2 true JPH0343588B2 (ja) | 1991-07-03 |
Family
ID=14016321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107379A Granted JPS5614954A (en) | 1979-07-18 | 1979-07-18 | Level comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5614954A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975709A (ja) * | 1982-10-25 | 1984-04-28 | Sony Corp | 自動利得制御回路 |
-
1979
- 1979-07-18 JP JP9107379A patent/JPS5614954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5614954A (en) | 1981-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4254303A (en) | Automatic volume adjusting apparatus | |
| US3207998A (en) | D.c. restoration in amplifiers | |
| US4415862A (en) | Pulse width modulation amplifier | |
| JPH0320090B2 (ja) | ||
| US5410191A (en) | Monostable multivibrator | |
| JPS62132434A (ja) | ゲ−ト回路 | |
| JPH0343588B2 (ja) | ||
| GB2202700A (en) | A phase-locked loop fm detection system | |
| JPS6328381B2 (ja) | ||
| JPH0743956B2 (ja) | 信号サンプラ用ダイナミックバイアス回路 | |
| US5057705A (en) | Clock formation circuit with phase locked loop control | |
| US3453562A (en) | Delta modulator with uniform quantizing steps | |
| JPS6124844B2 (ja) | ||
| SU570109A1 (ru) | Аналоговое запоминающее устройство | |
| US5052032A (en) | Clock formation circuit | |
| JPS6315933Y2 (ja) | ||
| KR950010063B1 (ko) | 영상신호의 자동 이득 조절 및 클램핑 회로 | |
| JPS62186607A (ja) | 三角波発生装置 | |
| JP2711343B2 (ja) | パイロット信号除去回路 | |
| KR0120585B1 (ko) | 스탠더드/롱 플레이(sp/lp) 판별회로 | |
| SU1197055A1 (ru) | "уcилиteль зapядa" | |
| JPH0193206A (ja) | パルスカウント型検波装置 | |
| JPH0349076B2 (ja) | ||
| JPS6352503B2 (ja) | ||
| JPS6226607B2 (ja) |