JPH0341882A - 時間軸変換回路及びライン内多相分割前置予測符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ライン内を多相分割する時間軸変換回路及びこれを用い
るライン内多相分割前置予測符号化回路に関し、 多相分割で得られるメリットを享受しつつ、ライン内多
相分割の場合に画素データ列の予測符Ｂ化に入る弊害を
排することを目的とし、各画像ライン内の全画素データ
を１／Ｎの画素データ数容量のＮ個のメモリ対と、第１
速度のクロックに応答して画像ラインのＮ画素データを
前記メモリ対内の両メモリ群へ交互に書き込ませる書込
み回路と、メモリ対の内の読出し側メモリ群の各メモリ
の出力へ接続され、読み出される各画素データについて
の１画素遅延からＮ画素遅延までの各画素遅延出力を発
生するメモリ対毎の画素データ遅延回路と、第２速度の
クロックに応答して読出し側のメモリ群内の各メモリへ
の読出しアドレスを発生してその読出しを生ぜしめる読
出し回路と、各画素データ遅延回路の相形成遅延出力の
各々を入力に受けるＮ個のセレクタと、各セレクタに対
し相形成遅延出力の各々を当該相における各画素データ
列となる遅延出力の出力選択制御を与える選択制御回路
とを設けて構成した。

〔産業上の利用分野］ 本発明は、ライン内を多相分割する時間軸変換回路及び
これを用いるライン内多相分割前置予測符号化回路に関
する。

高画質ＴＶ　（ＨＤＴＶ）信号のディジタル伝送におい
ては、前置予測符号化等の圧縮符号化を画像信号に施し
た後に、その圧縮符号化データを伝送するようにしてい
る。その圧縮符号化においては、画像信号の伝送情報量
が多いことから、画像信号を高速でサンプリングするこ
とが必要である。

これは符号化回路を高速の回路素子で構成しなければな
らないことを意味する。

〔従来の技術〕

前置予測符号化回路を高速の回路素子を用いることなし
に構成する技法が、従来から知られている。その技法に
なるライン間多相分割前置予測符号化回路を第５図に示
す。この回路は３相分割の例である。Ａ／Ｄ変換回路２
０でＡ／Ｄ変換された画像データは、直並列変換回路（
Ｓ／Ｐ）２００で入力される各３ライン毎に３ラインメ
モリ対のいずれか一方に属するメモリの各々（第５図の
２０１．２０３．２０５）に対応するラインの各々を順
次に書き込み（第５図の（２）及び（３）のＷｌ。

Ｗ２ＥＷ３．　　・・・参照。この順次に書き込まれる
３ラインメモリ対を、以下相と云う。）、その書込みを
行なっている時間内に前記３ラインメモリ対の他方に属
するメモリの各々（第５図の２０２Ｅ２０４，２０６参
照）からその前の時間に書き込んだ各ラインの各々を順
次にセレクタ２Ｅ０により画素を選択して読み出す（第
５図の（２）及び（３）のＲ１，Ｒ２ｉＲ３，・・・、
並びに第５図及び第６図の（４）、　（５）、　（６）
参照）。その順次に読み出される各ライン時系列の画素
データの各々に対して各相対応に設けられている従来公
知の前置予測符号化回路８４，８６．８８）で前置予測
符号化される。１１６は減算回路、１１Ｂは量子化回路
、１２０は加算回路、１２２は１画素遅延回路である。

〔発明が解決しようとする課題〕

このようにして、３倍の時間期間に拡張された各ライン
の画素データを対応する前置予測符号化回路８４，８６
．８８で前置予測符号化することで、その符号化に用い
られる回路素子の動作速度を、前記前処理をしないで、
直接前置予測符号化する場合における回路素子の動作速
度の３分の１で良くしている。

このライン間３相分割前置予測符号化回路では、各相毎
に、２×３ライン分のメモリ容量を必要とし、そのため
各相の３ラインメモリにおける符号化データの伝播遅延
時間が大きくなっている。この伝播遅延時間が大きいこ
とは、信号伝送のリアルタイム性に劣ることになる。

本発明は、斯かる問題点に鑑みて創作されたもので、ラ
インメモリ容量の大幅な縮小の下で時間軸変換を為し得
る時間軸変換回路及びこれを用いるライン内多相分割前
置予測符号化回路を提供することをその目的とする。

〔課題を解決するための手段］ 第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明の時間軸変換回路は各画像ライン内の全
画素データを１／Ｎの画素データ数容量のＮ個のメモリ
対２ｚ　　（ｉ＝１．２Ｅ　　・・Ｎ）と、第１速度の
クロックに応答して画像ラインのＮ画素データを前記メ
モリ対２、内の両メモリ群２Ｅ、２Ｏへ交互に書き込ま
せる書込み回路４と、前記メモリ対２Ｅの内の読出し側
メモリ群２Ｏ又は２ｖの各メモリ２Ｏ、又は２６．の出
力へ接続され、読み出される各画素データについての１
画素遅延からＮ画素遅延までの各画素遅延出力を発生す
るメモリ対毎の画素データ遅延回路６、と、第２速度の
クロックに応答して前記読出し側のメモリ群２Ｏ又は２
Ｅ内の各メモリ２Ｏ、又は２Ｅｉへの読出しアドレスを
発生してその読出しを生ぜしめる読出し回路８と、前記
各画素データ遅延回路６１の相形成遅延出力の各々を入
力に受けるＮ個のセレクタ１０ムと、該各セレクタに対
し前記相形成遅延出力の各々を当該相における各画素デ
ータ列となる遅延出力の出力選択制御を与える選択制御
回路１２とを設ける。そして、前記読出しアドレスの発
生は前記形成される相の相端画素に所要数の符号化用画
素を付加するようにして生ゼしめられ、前記各相の相端
画素に付加される前置符号化用画素データ分だけ、前記
第２速度を第１速度より速くして本発明の時間軸変換回
路は構成される。又、ライン内多相分割前置予測符号化
回路は、時間軸変換回路１と、該時間軸変換回路１の各
相出力毎に設けられる前置予測符号化回路１４．（１＝
１．２Ｅ　　・・・、Ｎ）を有する多相分割前置予測符
号化回路の時間軸変換回路１を次の構成要素から構成し
た。その構成要素は、各画像ライン内の全画素データを
１／Ｎの画素データ数容量のＮ個のメモリ対２ｉと、第
１速度のクロックに応答して画像ラインのＮ画素データ
を前記メモリ対２Ｅ内の両メモリ群２Ｅ又は２Ｏへ交互
に書き込ませる書込み回路４と、前記メモリ対前記メモ
リ対２、の内の読出し側メモリ群２Ｏ又は２Ｅの各メモ
リ２Ｏ、又は２２、の出力へ接続され、読み出される各
画素データについての１画素遅延からＮ画素遅延までの
各画素遅延出力を発生するメモリ対毎の画素データ遅延
回路６．と、第２速度のクロックに応答して前記読出し
側のメモリ群２Ｏ又は２Ｅ内の各メモリ２０ｉ又は２Ｅ
ｉへの読出しアドレスを発生してその読出しを生ぜしめ
る読出し回路８と、前記各画素データ遅延回路６．の相
形成遅延出力の各々回路６．の相形戒遅延出力の各々を
入力に受けるＮ個のセレクタ１０．と、該各セレクタに
対し前記相形成遅延出力の各々を当該相における各画素
データ列となる遅延出力の出力選択制御を与える選択制
御回路１２とであり、前記読出しアドレスの発生は、前
記形成される相の相端画素に所要数の符号化用画素デー
タを付加するようにして生ぜしめられ、前記各相の相端
画素に付加される前置符号化用画素データ分だけ、前記
第２速度を第１速度より速くしてその回路は構成されて
いる。

〔作　用〕

各画素ライン内の画素データの各々は、メモリ対２Ｅの
書込み側となるメモリ群２Ｅ又は２Ｏへ交互に書き込ま
れ、書込み動作にないメモリ群２０又は２Ｅのメモリ２
Ｏ１又は２Ｏから画素データが読み出される。その読出
しは後述の如く形成される相の相端画素に所要数の符号
化用画素を付加する如き態様で行なわれる。

こうして各メモリ対２Ｅから読み出される画素データの
各々は、画素データ遅延回路６．においてＮ画素遅延を
与えられ、その各画素遅延の出力画素データがそこから
出力される。

それら、画素データ遅延回路６．からの相対応の相形戒
遅延出力の各々が対応するセレクタ１゜、において選択
制御回路１２の制御によって選択的に出力され、そのセ
レクタ１０．の各々から当該相の画素データの各々が出
力される。

そして、例えば、それらの相毎の画素データ列は前置予
測符号化回路１４．において前置予測符号化されて出力
される。

前述の如くして、各相の相゛端画素に予測符号化用画素
データが付加されるから、それらの画素データ列を前置
予測符号化等を行なったとき、ライン内多相分割しても
その多相分割による画質劣化の防止が図れる。

この作用効果は、多相分割で享受し得る作用効果を保存
しつつ得られる。つまり、より少ないラインメモリ容量
、即ちその回路規模の縮小が達成され、これは又、画素
データの伝播遅延時間の短縮となり、信号伝送のリアル
タイム性の向上となる。

〔実施例〕

第２図は本発明の一実施例を示す。この図において、ア
ナログ／デジタル変換回路（Ａ／Ｄ）２０はアナログ画
像信号の各画素をビット並列にディジタル変換する。ア
ナログ／デジタル変換回路２０に１画素遅延回路（Ｄ）
２２Ｅ１画素遅延回路２４，１画素遅延回路２６が直列
に接続されている。１画素遅延回路２６はメモリ対３４
のメモリ　（ＭＥＭＩ）４０．　　又はメモリ　（ＭＥ
Ｍ２）４２のデータ書込み入力へ接続されている。１画
素遅延回路２４はメモリ対３６のメモリ（ＭＥＭ３）４
４、又はメモリ（ＭＥＭ４）４’６のデータ書込み入力
へ接続されている。１画素遅延回路２２はメモリ対３８
のメモリ（ＭＥＭ５）４８．又はメモリ（ＭＥＭ６）５
０のデータ書込み入力へ接続されている。メモリ（ＭＥ
Ｍ　１　）４０．メモリ（ＭＥＭ３）４４．メモリ（Ｍ
ＥＭ５）４　Ｂの書込みアドレスは、書込み用カウンタ
９ｏから同時に出力されるアドレスがセレタク９８．セ
レクタ１０２、セレクタ１０６、そしてそれぞれ書込み
アドレス線９８Ｗ、１０２Ｗ、１０６Ｗを介しテメ−Ｉ
Ｉ−１７（ＭＥＭＩ）４０．　メモ＋）（ＭＥＭ３）４
４゜Ｊモ＋）（ＭＥＭ６）４８の書込みアドレス入力へ
供給される。書込みアドレス線９８Ｗ、１０２Ｗ。

１０６Ｗは、図中の輻輳化を避けるため、図示していな
い。後述する読出しアドレス線１００Ｒ。

１０４Ｒ，１０８Ｒ１又書込みアドレス線１００Ｗ、１
０４Ｗ、１０８Ｗ、読出しアドレス線９８Ｒ，１０２Ｒ
，１０６Ｒも又、同様である。書込み用カウンタ９０は
、垂直同期信号によってリセットされる。このメモリ（
ＭＥＭＩ）４０．　メモリ（ＭＥＭ３）４４．メモリ（
ＭＥＭ６）４８への書込みが行なわれている間に、読出
し用カウン夕９４による読出し制御はメモリ（ＭＥＭ２
）４２Ｅメモリ（ＭＥＭ４）４６．メモリ（ＭＥＭ６）
５０の読出しに対するものとなっており、その読出し制
御によってＲＯＭ　　９６から出力されたアドレスはセ
レクタ１００．セレクタ１０４．セレクタ１０８、そし
てそれぞれ読出しアドレス線１００Ｒ，１０４Ｒ，１０
８Ｒを介してメモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ
４）４６．メモリ（ＭＥＭ６）５０の読出しアドレス入
力へ供給される。これらの書込み及び読出しが終了し、
メモリ対３４．メモリ対３６．メモリ対３８に対する書
込み及び読出しが、従来と同様に、メモリ（ＭＥＭＩ）
４０’、メモリ（ＭＥＭ３）４４．メモリ（ＭＥＭ５）
４８と、メモリ　（ＭＥＭ２）４２Ｏメモリ（ＭＥＭ４
）４６．メモリ（ＭＥＭ６）５０との間で交代したとき
にメモリ（ＭＥＭ２）４２、メモリ（ＭＥＭ４）４６．
メモリ（ＭＥＭ６）５０へ供給される同一の書込みアド
レスは、前述のようにして、メモリ（ＭＥＭ　１　）　
４０．メモリ（ＭＥＭ３）４４．メモリ（ＭＥＭ５）４
８の書込みアドレス入力へ同時に供給された次のアドレ
スからのアドレスが、書込み用カウンタ９０から、それ
ぞれセレクタ１００．セレクタ■０４．セレクタ１０８
そして書込みアドレス線１００Ｗ、１０４Ｗ、１０８Ｗ
を介してメモリ（ＭＥＭ２）４２　メモリ　（ＭＥＭ４
）４６．メモリ（ＭＥＭ６）５０の書込みアドレス入力
へ供給される。又、該交代において、読出し側となるメ
モリ（ＭＥＭＩ）４０、メモリ（ＭＥＭ３）４４．メモ
リ（ＭＥＭ５）４８の読出しアドレス入力へは、読出し
用カウンタ９４による読出し制御によってＲＯＭ　　９
６から順次に出力されたアドレスが、それぞれセレクタ
９８．セレクタ１０２Ｅセレクタ１０６読出し線９８Ｒ
，１０２Ｒ，１０６Ｒを介してメモリ　（ＭＥＭＩ）４
０．　　メモリ　（ＭＥＭ３）４４゜メモリ　（ＭＥＭ
５）４Ｂの読出しアドレス入力へ供給される。これらの
セレクタ９８．セレクタ１０２、セレクタ１０６及びセ
レクタ１００．セレクタ１０４．セレクタ１０Ｂの切換
え制御は、メモリ（ＭＥＭＩ）４０．メモリ（ＭＥＭ３
）４４メモリ（ＭＥＭ５）４Ｂの後述イネーブル入力及
びメモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）４６、
メモリ（ＭＥＭ６）５０の後述イネーブル入力の切換え
制御と同期して生ぜしめられる。その切換え制御はＲＯ
Ｍ　　９６によって行なわれる。

又、ＲＯＭ　　９６に予め登録されているアドレスと読
出し用カウンタ９４から供給されるアドレスとの関係は
、後述のような関係に設定されている。

ＲＯＭ　　９６からは、又メモリ　（ＭＥＭＩ）４０゜
メモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ３）４４、メ
モリ（ＭＥＭ４）４６．メモリ（ＭＥＭ５）４８、メモ
リ　（ＭＥＭ６）５０のライトイネーブル（チップイネ
ーブル）へ書込み用制御線９２Ｗを介して書込み用制御
信号が、又リードイネーブル（チップイネーブル）へ読
出し用制御線９２Ｒを介して読出し用制御信号が供給さ
れる。書込み用制御信号が供給されているメモリは書込
み動作が行なわれ（図式的には、スイッチ回路２ｉ，３
０．３２で示される）、読出し用制御信号が供給されて
いるメモリは読出し動作が行なわれる（図式的には、ス
イッチ回路５２ｉ５４．５６で示される）。書込み用制
御線９２Ｗ及び読出し用制ｆｆｆＵ線９２Ｒは、図中の
輻輳化を避けるため、各別の線では示していない。

メモリ対３４のメモリ（ＭＥＭＩ）４０．又はメモリ（
ＭＥＭ２）４２のデータ読出し出力は、直列接続された
１画素遅延回路５８，１画素遅延回路６０，１画素遅延
回路６２の内の１画素遅延回路５８の入力に接続されて
いる。メモリ対３６のメモリ（ＭＥＭ３）４４．又はメ
モリ（ＭＥＭ４）４６のデータ読出し出力は、直列接続
された１画素遅延回路６４，１画素遅延回路６６．１画
素遅延回路６８の内の１画素遅延回路６４の入力に接続
されている。メモリ対３８のメモリ（ＭＥＭ５）４Ｂ、
又はメモリ（ＭＥＭ６）５０のデータ読出し出力は、直
列接続された１画素遅延回路７２Ｅ１画素遅延回路７４
，１画素遅延回路７６の内の１画素遅延回路７２の入力
に接続されている。

セレクタ７８の３つの入力には、それぞれ１画素遅延回
路６２Ｅ１画素遅延回路６８及び１画素遅延回路７６の
出力が接続されている。セレクタ８０の３つの入力には
、それぞれ１画素遅延回路６０．１画素遅延回路６６及
び１画素遅延回路７４の出力が接続されている。セレク
タ８２の３つの入力には、それぞれ１画素遅延回路５８
．１画素遅延回路６４及び１画素遅延回路７２の出力が
接続されている。セレクタ７８．セレクタ８０゜セレク
タ８２の切換え制御は、続出し用カウンタ９４の読出し
制御の下にあるＲＯＭ　　９６から出力される画素選択
用選択制御信号によって生ぜしめられる。その画素選択
用選択制御信号はＲＯＭ９６からセレクタ７８．セレク
タ８０．セレクタ８２別に読み出される２ビツトであり
、線１１０．１１２ｉ１１４を介して対応するセレクタ
の選択入力へ供給される。線１１０，１１２ｉ１１４は
、前述と同様、図面の輻輳化を避けるため、別々の線で
は図示していない。

セレクタ７８の出力は、前置予測符号化回路８４へ供給
され、セレクタ８０の出力は、前置予測符号化回路８６
へ供給され、セレクタ８２の出力は、前置予測符号化回
路８８へ供給される。後述のところから明らかになるよ
うに、セレクタ７８の出力は１画像ラインを３相分割し
た第１の相の出力となり、セレクタ８０の出力は第２の
相の出力となり、セレクタ８２の出力は第３の相の出力
となっている。前置予測符号化回路８４．前置予測符号
化回路８６．前置予測符号化回路８８は、いずれも減算
器１１６、量子化回路１１８、加算器１２０．１画素遅
延回路１２２から成る。

第２図において、メモリ対３４．メモリ対３６゜メモリ
対３８は第１図のメモリ対２□に相当し、メモリ（ＭＥ
ＭＩ）４０．メモリ（ＭＥＭ３）４４、メモリ（ＭＥＭ
５）４８、メモリ（ＭＥＭ２）４２、メモリ（ＭＥＭ４
）４６．　メモリ　（ＭＥＭ６）５０は第１図のメモリ
群２Ｅ、２Ｅに相当する。メモリ（ＭＥＭＩ）４０．メ
モリ（ＭＥＭ３）４４、メモリ（ＭＥＭ５）４Ｂは第１
図のメモリ２！Ｉ＋　　２Ｅ２Ｅ　　・・・＋２ＥＮに
相当し、メモリ　（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４
）４６．メモリ（ＭＥＭ６）５０は第１図のメモリ２０
＋＋　　２０２Ｅ・・・、２Ｏ、に相当する。１画素遅
延回路２２乃至１画素遅延回路２６、書込み用カウンタ
９０、ＲＯＭ　　９２、セレクタ９８乃至セレクタ１０
８は第１図の書込み回路４に相当する。１画素遅延回路
５８乃至１画素遅延回路７６は第１図の画素データ遅延
回路６ｉに相当する。読出し用カウンタ９４、ＲＯＭ　
　９６、セレクタ９８乃至セレクタ１０８は第１図の読
出し回路８に相当する。セレクタ７Ｂ、８０．８２は第
１図のセレクタ１０、に相当する。読出し用カウンタ９
４、ＲＯＭ９６は第１図の選択制御回路１２に相当する
。前置予測符号化回路８４乃至前置予測符号化回路８８
は第１図の前置予測符号化回路１４．に相当する。

上述構成の本発明実施例の動作を以下に説明する。

アナログ／デジタル変換回路２０で画素毎にディジタル
変換されたビット並列の画素データは、■画素遅１画素
遅延回路２２ｉ１画素遅延回路２４．１画素遅延回路２
６でメモリ対３４．メモリ対３６．メモリ対３８へ分配
される。その分配された各画素データは、交互に切り換
えられるメモＪＪ対３４．メモリ対３６．メモリ対３８
内のメモリ　（ＭＥＭ　１　）４０．　　メモリ　（Ｍ
ＥＭ３）４４゜メモリ（ＭＥＭ５）４８、又はメモリ（
ＭＥＭ２）４２、メモリ（ＭＥＭ４）４６．メモリ（Ｍ
ＥＭ６）５０へ供給される。この交互の切換えは、書込
み用カウンタ９０の制御の下にＲＯＭ　　９２から交互
に出力されるメモリ４０．メモリ４４．メモリ４８への
書込み用制御信号と、メモリ４２メモリ４６．メモリ５
０への書込み用制御信号とによって生ぜしめられる。そ
れらメモリ（ＭＥＭｌ）４０．メモリ（ＭＥＭ３）４４
．メモリ（ＭＥＭ５）４８　（以下、奇数番メモリ群と
いう。）、又はメモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥ
Ｍ４）４６、メモリ（ＭＥＭ６）５０　（以下偶数番メ
モリ群という。）へは、奇数番メモリ群に対しては、奇
数番の書込みクロック時刻（ＷＣＩ、ＷＣ３ＷＣ５，・
・・）に、又偶数番メモリ群に対しては偶数番の書込み
クロック時刻（ＷＣ２ｉＷＣ４ＷＣ６ｉ・・・）に、書
込み用カウンタ９０の制御の下にあるＲＯＭ　　９２か
ら書込み用制御信号（ライトイネーブル信号又はチップ
イネーブル信号）が供給されると共に、メモリ対の書込
みと読出しとの切換制御と同期して切り換えられる奇数
番メモリ群対応のセレクタ９日、セレクタ１０２Ｏセレ
クタ１０６、又は偶数番メモリ群対応のセレクタ１００
．セレクタ１０４．セレクタ１０８を介して書込み用カ
ウンタ９０から順次に出力されるカウント値（書込みア
ドレス）がメモリ（ＭＥＭｌ）４０．メモリ（ＭＥＭ３
）４４．メモリ（ＭＥＭ５）４８又はメモリ（ＭＥＭ２
）４２Ｅメモリ（ＭＥＭ４）４６．メモリ（ＭＥＭ６）
５０の書込みアドレス入力へ同時に供給される。こうし
て、書込みアドレスが供給される書込み例メモリ群〔メ
モリ　（ＭＥＭ　１　）　　４０．　　メモリ　（ＭＥ
Ｍ３）４４．　メモリ（ＭＥＭ５）４８、又はメモリ（
ＭＥＭ２）４２Ｅ　メモリ（ＭＥＭ４）４６．メモリ（
ＭＥＭ６）５０）内の各メモリへ並列に入力される各画
素〔この実施例では相数が３であるから、３画素〕がそ
れらメモリへ同時に書き込まれる。

この書込みが行なわれる、例えば書込みクロック時刻Ｗ
ＣＩに対応する読出しクロック時刻ＲＣｌに読出し側メ
モリ群（偶数番メモリ群、又は奇数番メモリ群）〔例え
ば、第１図の最左端の列においては、書込み側が奇数番
メモリ群、即ち、メモリ（ＭＥＭＩ）４０．メモリ（Ｍ
ＥＭ３）４４゜メモリ（ＭＥＭ５）４８であるとして示
しであるから偶数番メモリ群、即ちメモリ（ＭＥＭ２）
４２、メモリ（ＭＥＭ４）４６．メモリ（ＭＥＭ６）５
０となる。以下同様。〕からの画素データの読出しは、
後述するようにして供給される読出しアドレスの各々に
よって指定される記憶域の各々から読出しとなる。そし
て、前述の書込み及び読出しが終了すると、書込み側と
読出し側とは交代する。つまり、奇数番メモリ群が、続
出しクロンクＲＣ２時刻に読出し側となり、偶数番メモ
リ群が書込みクロックＷＣ２時刻に書込み側となる。こ
の場合における書込み側メモリ群（偶数番メモリ群）の
各メモリ、〔即ちメモリ（ＭＥＭ２）４２Ｏメモリ（Ｍ
ＥＭ４）４６．メモリ（ＭＥＭ６）５０）の書込みアド
レス入力へは、偶数番メモリ群対応のセレクタ１００．
セレクタ１０４、セレクタ１０８を介して、前述と同様
に書込み用カウンタ９０から同時に供給される。又、こ
の書込みクロック時刻に並行しての奇数番メモリ群から
の画素データの読出しも、読出しクロック時刻ＲＣ２の
場合と同様の各続出しアドレスの供給によって生ぜしめ
られる。その終了時には、又書込みクロック時刻ＷＣ１
及び読出しクロック時刻ＰＣＩと同様、奇数番メモリ群
が書込みクロックＷＣ３時刻に書込み側に、又偶数番メ
モリ群が、読出しＲＣ３時刻に読出し側に戻る。以下、
同様の交互の書込み及び読出しが繰り返されることによ
り、メモリ（ＭＥＭＩ）４０乃至メモリ（ＭＥＭ６）５
０への画素データの書込み及び読出しが続行される。

これらの交互のメモリ対３４．メモリ対３６゜メモリ対
３８からの画素データの読出しは、次のようにして生ぜ
しめられる。

即ち、第２図の読出し側と示される欄の各クロック時刻
ＲＣＩ、ＲＣ２ｉＲＣ３，・・・に示される画素データ
対応の読出しアドレスがＲＯＭ９６に予め登録されてお
り、それらクロック時刻ＲＣＩ、ＲＣ２ｉＲＣ３，・・
・に続出し用カウンタ９４から前記読出しアドレスの記
憶域を指定するカウント値〔読出しアドレス］が同時に
出力される。そして、奇数番メモリ群が読出し側にな。

る続出しクロック時にＲＯＭ　　９６から読み出された
３つの読出しアドレスは奇数番メモリ群対応のセレクタ
９８．セレクタ１０２Ｅセレクタ１０６を介してメモリ
（ＭＥＭＩ）４０．メモリ（ＭＥＭ３）４４．メモリ（
ＭＥＭ５）４８の読出しアドレス入力へ供給され、偶数
番メモリ群が読出し側になる読出しクロック時には、Ｒ
ＯＭ　　９６から同時に読み出された３つの読出しアド
レスは偶数番メモリ群対応のセレクタ１００．セレクタ
１０４、セレクタ１０８を介してメモリ（ＭＥＭ２）４
２、メモリ（ＭＥＭ４）４６．メモリ（ＭＥＭ６）５０
の読出しアドレス入力へ供給される。

このとき、ＲＯＭ　　９６から、読出し用制御線９６Ｒ
を介してこれらメモリ４２ｉ４６．５０のり一ドイネー
プルへ読出し用制御信号が供給される。

これらの読出しアドレスの供給を受ける各続出し側メモ
リ群内の各メモリの読出しアドレスで指定される記憶域
から、画素データが読み出される。

メモリ対３４，３６．３８の書込みと読出しとが切り換
わり、メモリ４０，４４．４８が読出し側となると、そ
の場合における読出しアドレスの供給は、ＲＯＭ　　９
６から、セレクタ９８，１０２Ｏ１０６を介してメモリ
４０，４４．４８の読出しアドレス入力へ供給されると
共に、これらメモリ４０．４４．４８のり一ドイネーブ
ルへは、ＲＯＭ　　９６から読出し用制御線９６Ｒを介
して読出し用制御信号が供給される。

そして、前記の如くして、読出し側メモリ群から読み出
される画素データの各々は、読み出されたデータ画素の
各々毎に１画素遅延回路５８．１画素遅延回路６４，１
画素遅延回路７２へ入力されて１画素時間経過後に１画
素遅延回路５日、１画素遅延回路６４．１画素遅延回路
７２から出力され、そして、同様の１画素遅延時間が１
画素遅延回路５８の出力に対しては１画素遅延回路６０
゜１画素遅延回路６２の各々で、１画素遅延回路６４の
出力に対しては１画素遅延回路６４，１画素遅延回路６
８の各々で、又１画素遅延回路７２の出力に対しては１
画素遅延回路７４．１画素遅延回路７６で画素データに
与えられる。そして、セレクタ７８の選択制御入力へは
、ＲＯＭ　　９６から時系列上において、メモリ（ＭＥ
Ｍ６）５０から読み出された１画素遅延回路７６の出力
、メモＩＪ　（ＭＥＭ２）４２から読み出された１画素
遅延回路６２、そしてメモリ（ＭＥＭ４）４６から読み
出された１画素遅延回路６８を順次に選択せしめる２ビ
ット選択信号が各続出しクロック毎にＲＯＭ　９６から
繰り返して供給され、セレクタ８０の選択制御入力へは
、時系列上においてメモリ（ＭＥＭ５）４Ｂから読み出
された１画素遅延回路７４の出力、メモリ（ＭＥＭＩ）
４０から読み出された１画素遅延回路６０の出力、そし
てメモリ（ＭＥＭ３）４４から読み出された１画素遅延
回路６６の出力を順次に選択出力せしめる２ビット選択
信号が各続出しクロック毎にＲＯＭ　　９６から繰り返
して供給され、セレクタ８２の選択制御入力へは、時系
列上においてメモリ（ＭＥＭ６）５０から読み出された
１画素遅延回路７２の出力、メモリ（ＭＥＭ２）４２か
ら読み出された１画素遅延回路５８の出力、そしてメモ
リ（ＭＥＭ４）４６から読み出された１画素遅延回路６
４の出力を順次に選択出力せしめる２ビット選択信号が
各続出しクロック毎にＲＯＭ　　９６から繰り返して供
給される。これによって、セレクタ７８の出力には、第
４図及び第３図の時間軸変換例に示されるように、各ラ
インが３相分割された場合の各相に、前置予測符号化に
おいて必要な画素データが追加された画素データストリ
ーム（各相の画素データ列）を、従来公知の前置予測符
号化回路８４゜前置予測符号化回路８６．前置予測符号
化回路８８へ供給することができる。これにより、それ
ら−分割された相を合成したラインの継ぎ目に不連続性
を与えてしまうことがなくなり、その画質の劣化防止に
役立つ。

前述の画像信号の時間軸変換の動作例を以下に説明する
。

例えば、書込みクロックＷＣＩ・・・ＷＣ４４０に対応
して、第２図の書込み側の欄の最左端列に示すように、
画素１，２ｉ３．　　・・・、■３１８．１３１９．１
３２０は書込み用カウンタ９０からの順次の書込みアド
レスがセレクタ９８．セレクタ１０２Ｅセレクタ１０６
を介してメモリ　（ＭＥＭＩ）４０．メモリ（ＭＥＭ３
）４４．メモリ（ＭＥＭ５）４８の書込みアドレスに供
給されてその書込みアドレスで指定される記憶域に書き
込まれる。その間、メモリ４０，４４．４８のライトイ
ネーブルにＲＯＭ　　９２から書込み用制御信号が供給
される。又、この書込み動作中に並行して読み出される
メモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）４６．メ
モリ（ＭＥＭ６）５０の読出しアドレス入力へは、読出
し用カウンタ９４（Ｄ　制？Ｉｆｆ　ニよってＲＯＭ　
　９６から順次に読み出される３つの読出しアドレスが
供給される。そのときの読出しクロックは、書込みクロ
ックよりも速いクロックＲｅｌ〜４４２により行なわれ
、メモリ４２Ｅ４６．５０のリードイネーブルはＲＯＭ
９６から読出し用制御信号により行なわれる。

それらの読出しアドレスは、第３図の読出し側として示
されている欄の最左端の列に示されるようにメモリ（Ｍ
ＥＭ２）４２から前ラインの画素データｌを読み出す読
出しアドレス、メモリ（ＭＥＭ４）４６からいずれかの
画素データ（図には、Ｄ（ダミー）として示しである。

）を読み出す読出しアドレス、及びメモリ　（ＭＥＭ６
）５０から前ラインの画素データ４４０を読み出す読出
しアドレスとなる。それ故、前記クロック時刻にＲＯＭ
　　９６から読み出される３つの読出しアドレスは、前
述の如き読出しアドレスとなり、読み出されたそれらの
３つの読出しアドレスは、読出し側へ切り換えられてい
るセレクタ１００．セレクタ１０４、セレクタ１０８を
介してメモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）４
６．　メモリ（ＭＥＭ６）５０の読出しアドレス入力へ
供給される。

従って、メモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）
４６．　メモリ（ＭＥＭ６）５０から読み出された前ラ
インの画素データ１．Ｄ、４４０は１画素遅延回路５８
．１画素遅延回路６４，１画素遅延回路７２へ供給され
る。

以下、同様にして、書込み側と読出し側とは、ライン毎
に交互に切り換えられ、第３図に示されるような画素デ
ータの書込み及び読出しが行なわれる。

上述の如くして、読出しクロック毎に読出し側メモリ群
から読み出され、各メモリ群対応の１画素遅延回路を経
て遅延されつつある画素データは、第３図の読出し側の
欄内の点線矢印で示される如き画素データの選択が、Ｒ
ＯＭ９６から各セレクタへ供給される画素選択用セレク
タ制御信号によって生ぜしめられるので、セレクタ７８
からは第３図の時間軸変換の例に示す如き画素データ列
０ＵＴＩが出力されて前置予測符号化回路８４における
前置予測符号化に供され、セレクタ８０からは第３図の
時間軸変換の例に示す如き画素データ列○ＵＴ２が出力
されて前置予測符号化回路８６における前置符号化に供
され、セレクタ８２からは第３図の時間軸変換の例に示
す如き画素データ列０ＵＴ３が出力さて前置予測符号化
回路８８における前置予測符号化に供される。

〔発明の効果〕

以上述べたところから明らかなように本発明によれば、
ラスタースキャン画像信号の各ラインの所要相数への時
間軸変換において、その各相の画素データ列の相端画素
の前置予測符号化に必要な画素データを端画素データの
後、又は前に付加するようにして前記時間軸変換を行な
うようにしたので、例えば前置予測符号化の画質劣化を
防止しつつ時間軸変換に要するラインメモリ容量の大幅
な削減及び画素データの伝播遅延時間の大幅な短縮、並
びに信号伝送のリアルタイム性の向上を享受し得る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本発明における時間軸変換動作例のタイムチャ
ートを示す図、 第４図はライン内３相分割における相端画素の前置予測
のための時間軸変換例を示す図、第５図は従来のライン
間３相分割前置予測符号化回路を示す図、 第６図はライン間３相分割における時間軸変換例を示す
図である。 第１図及び第２図において、 ２ｉはメモリ対（メモリ対３４．メモリ対３６゜メモリ
対３８）、 ２Ｅ．２Ｏはメモリ群（メモリ　（ＭＥＭ　１　）４０
゜メモリ（ＭＥＭ３）４４．　メモリ　（ＭＥＭ５）４
８、メモリ（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）４６
、メモリ　（ＭＥＭ６）５０）、 ２□、　　２ＥＺ＋　　・・・、２ＥＮはメモリ　（メ
モリ　（ＭＥＭＩ）４０．　メモリ（ＭＥＭ３）４４．
　メモリ（ＭＥＭ５）４８）、 ２０＋＋　　２０２＋　　”　’＋　　２ＯＮはメモリ
　（メモリ　（ＭＥＭ２）４２Ｅメモリ（ＭＥＭ４）４
６．メモリ（ＭＥＭ６）５０）、 ４は書込み回路（１画素遅延回路２２乃至１画素遅延回
路２６、書込み用カウンタ９０、ＲＯＭ９２、セレクタ
９８乃至セレクタ１０８）、６、は画素データ遅延回路
（１画素遅延回路５８乃至１画素遅延回路７６）、 ８は読出し回路（続出し用カウンタ９４、ＲＯＭ９６、
セレクタ９８乃至セレクタ１０８．１０゜はセレクタ（
セレクタ７８，８０．８２）、１２は選択制御回路（続
出し用カウンタ９４、ＲＯＭ　９６）、 １４二は前置予測符号化回路（前置予測符号化回路８４
乃至前置予測符号化回路８８）である。

Claims (2)

【特許請求の範囲】
1. （１）各画像ライン内の全画素データを１／Ｎの画素デ
   ータ数容量のＮ個のメモリ対（２＿ｉ）（ｉ＝１、２、
   ・・・、Ｎ）と、 第１速度のクロックに応答して画像ラインのＮ画素デー
   タを前記メモリ対（２＿ｉ）内の両メモリ群（２＿Ｅ、
   ２＿Ｏ）へ交互に書き込ませる書込み回路（４）と、 前記メモリ対（２＿ｉ）の内の読出し側メモリ群（２＿
   Ｏ又は２＿Ｅ）の各メモリ（２＿Ｏ＿ｉ又は２＿Ｅ＿ｉ
   ）の出力へ接続され、読み出される各画素データについ
   ての１画素遅延からＮ画素遅延までの各画素遅延出力を
   発生するメモリ対毎の画素データ遅延回路（６＿ｉ）と
   、 第２速度のクロックに応答して前記読出し側のメモリ群
   （２＿Ｏ又は２＿Ｅ）内の各メモリ（２＿Ｏ＿ｉ又は２
   ＿Ｅ＿ｉ）への読出しアドレスを発生してその読出しを
   生ぜしめる読出し回路（８）と、 前記各画素データ遅延回路（６＿ｉ）の相形成遅延出力
   の各々を入力に受けるＮ個のセレクタ（１０＿ｉ）と、 該各セレクタに対し前記相形成遅延出力の各々を当該相
   における各画素データ列となる遅延出力の出力選択制御
   を与える選択制御回路（１２）とを設け、 前記読出しアドレスの発生は前記形成される相の相端画
   素に所要数の符号化用画素データを付加するようにして
   生ぜしめられ、 前記各相の相端画素に付加される前置符号化用画素デー
   タ分だけ、前記第２速度を第１速度より速くしたことを
   特徴とする時間軸変換回路。
2. （２）時間軸変換回路（１）と、該時間軸変換回路（１
   ）の各相出力毎に設けられる前置予測符号化回路（１４
   ＿ｉ）（ｉ＝１、２、・・・、Ｎ）を有する多相分割前
   置予測符号化回路において、各画像ライン内の全画素デ
   ータを１／Ｎの画素データ数容量のＮ個のメモリ対（２
   ＿ｉ）と、第１速度のクロックに応答して画像ラインの
   Ｎ画素データを前記メモリ対（２＿ｉ）内の両メモリ群
   （２＿Ｅ又は２＿Ｏ）へ交互に書き込ませる書込み回路
   （４）と、 前記メモリ対（２＿ｉ）の内の読出し側メモリ群（２＿
   Ｏ又は２＿Ｅ）の各メモリ（２＿Ｏ＿ｉ又は２＿Ｅ＿ｉ
   ）の出力へ接続され、読み出される各画素データについ
   ての１画素遅延からＮ画素遅延までの各画素遅延出力を
   発生するメモリ対毎の画素データ遅延回路（６＿ｉ）と
   、 第２速度のクロックに応答して前記読出し側のメモリ群
   （２＿Ｏ又は２＿Ｅ）内の各メモリ（２＿Ｏ＿ｉ又は２
   ＿Ｅ＿ｉ）への読出しアドレスを発生してその読出しを
   生ぜしめる読出し回路（８）と、 前記各画素データ遅延回路（６＿ｉ）の相形成遅延出力
   の各々を入力に受けるＮ個のセレクタ（１０＿ｉ）と、 該各セレクタに対し前記相形成遅延出力の各々を当該相
   における各画素データ列となる遅延出力の出力選択制御
   を与える選択制御回路（１２）とで前記時間軸変換回路
   （１）を構成し、 前記読出しアドレスの発生は前記形成される相の相端画
   素に所要数の符号化用画素データを付加するようにして
   生ぜしめられ、 前記各相の相端画素に付加される前置符号化用画素デー
   タ分だけ、前記第２速度を第１速度より速くしたことを
   特徴とするライン内多相分割前記予測符号化回路。