JPH0813147B2 - 時間軸変換回路及びライン内多相分割前置予測符号化回路 - Google Patents
時間軸変換回路及びライン内多相分割前置予測符号化回路Info
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- JPH0813147B2 JPH0813147B2 JP17675689A JP17675689A JPH0813147B2 JP H0813147 B2 JPH0813147 B2 JP H0813147B2 JP 17675689 A JP17675689 A JP 17675689A JP 17675689 A JP17675689 A JP 17675689A JP H0813147 B2 JPH0813147 B2 JP H0813147B2
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Description
【発明の詳細な説明】 〔概 要〕 ライン内を多相分割する時間軸変換回路及びこれを用
いるライン内多相分割前置予測符号化回路に関し、 多相分割で得られるメリットを享受しつつ、ライン内
多相分割の場合に画素データ列の予測符号化に入る弊害
を排することを目的とし、 各画像ライン内の全画素データを1/Nの画素データ数
容量のＮ個のメモリ対と、第１速度のクロックに応答し
て画像ラインのＮ画素データを前記メモリ対内の両メモ
リ群へ交互に書き込ませる書込み回路と、メモリ対の内
の読出し側メモリ群の各メモリの出力へ接続され、読み
出される各画素データについての１画素遅延からＮ画素
遅延までの各画素遅延出力を発生するメモリ対毎の画素
データ遅延回路と、第２速度のクロックに応答して読出
し側のメモリ群内の各メモリへの読出しアドレスを発生
してその読出しを生ぜしめる読出し回路と、各画素デー
タ遅延回路の相形成遅延出力の各々を入力に受けるＮ個
のセレクタと、各セレクタに対し相形成遅延出力の各々
を当該相における各画素データ列となる遅延出力の出力
選択制御を与える選択制御回路とを設けて構成した。
いるライン内多相分割前置予測符号化回路に関し、 多相分割で得られるメリットを享受しつつ、ライン内
多相分割の場合に画素データ列の予測符号化に入る弊害
を排することを目的とし、 各画像ライン内の全画素データを1/Nの画素データ数
容量のＮ個のメモリ対と、第１速度のクロックに応答し
て画像ラインのＮ画素データを前記メモリ対内の両メモ
リ群へ交互に書き込ませる書込み回路と、メモリ対の内
の読出し側メモリ群の各メモリの出力へ接続され、読み
出される各画素データについての１画素遅延からＮ画素
遅延までの各画素遅延出力を発生するメモリ対毎の画素
データ遅延回路と、第２速度のクロックに応答して読出
し側のメモリ群内の各メモリへの読出しアドレスを発生
してその読出しを生ぜしめる読出し回路と、各画素デー
タ遅延回路の相形成遅延出力の各々を入力に受けるＮ個
のセレクタと、各セレクタに対し相形成遅延出力の各々
を当該相における各画素データ列となる遅延出力の出力
選択制御を与える選択制御回路とを設けて構成した。
本発明は、ライン内を多相分割する時間軸変換回路及
びこれを用いるライン内多相分割前置予測符号化回路に
関する。
びこれを用いるライン内多相分割前置予測符号化回路に
関する。
高画質TV（HDTV）信号のディジタル伝送においては、
前置予測符号化等の圧縮符号化を画像信号に施した後
に、その圧縮符号化データを伝送するようにしている。
その圧縮符号化においては、画像信号の伝送情報量が多
いことから、画像信号を高速でサンプリングすることが
必要である。これは符号化回路を高速の回路素子で構成
しなければならないことを意味する。
前置予測符号化等の圧縮符号化を画像信号に施した後
に、その圧縮符号化データを伝送するようにしている。
その圧縮符号化においては、画像信号の伝送情報量が多
いことから、画像信号を高速でサンプリングすることが
必要である。これは符号化回路を高速の回路素子で構成
しなければならないことを意味する。
前置予測符号化回路を高速の回路素子を用いることな
しに構成する技法が、従来から知られている。その技法
になるライン間多相分割前置予測符号化回路を第５図に
示す。この回路は３相分割の例である。A/D変換回路20
でA/D変換された画像データは、直並列変換回路（S/P）
200で入力される各３ライン毎に３ラインメモリ対のい
ずれか一方に属するメモリの各々（第５図の201,203,20
5）に対応するラインの各々を順次に書き込み（第５図
の（２）及び（３）のW1,W2,W3,・・・参照。この順次
に書き込まれる３ラインメモリ対を、以下相と云
う。）、その書込みを行なっている時間内に前記３ライ
ンメモリ対の他方に属するメモリの各々（第５図の202,
204,206参照）からその前の時間に書き込んだ各ライン
の各々を順次にセレクタ210により画素を選択して読み
出す（第５図の（２）及び（３）のR1,R2,R3,・・・、
並びに第５図及び第６図の（４），（５），（６）参
照）。その順次に読み出される各ライン時系列の画素デ
ータの各々に対して各相対応に設けられている従来公知
の前置予測符号化回路84,86,88）で前置予測符号化され
る。116は減算回路、118は量子化回路、120は加算回
路、122は１画素遅延回路である。
しに構成する技法が、従来から知られている。その技法
になるライン間多相分割前置予測符号化回路を第５図に
示す。この回路は３相分割の例である。A/D変換回路20
でA/D変換された画像データは、直並列変換回路（S/P）
200で入力される各３ライン毎に３ラインメモリ対のい
ずれか一方に属するメモリの各々（第５図の201,203,20
5）に対応するラインの各々を順次に書き込み（第５図
の（２）及び（３）のW1,W2,W3,・・・参照。この順次
に書き込まれる３ラインメモリ対を、以下相と云
う。）、その書込みを行なっている時間内に前記３ライ
ンメモリ対の他方に属するメモリの各々（第５図の202,
204,206参照）からその前の時間に書き込んだ各ライン
の各々を順次にセレクタ210により画素を選択して読み
出す（第５図の（２）及び（３）のR1,R2,R3,・・・、
並びに第５図及び第６図の（４），（５），（６）参
照）。その順次に読み出される各ライン時系列の画素デ
ータの各々に対して各相対応に設けられている従来公知
の前置予測符号化回路84,86,88）で前置予測符号化され
る。116は減算回路、118は量子化回路、120は加算回
路、122は１画素遅延回路である。
このようにして、３倍の時間期間に拡張された各ライ
ンの画素データを対応する前置予測符号化回路84,86,88
で前置予測符号化することで、その符号化に用いられる
回路素子の動作速度を、前記前処理をしないで、直接前
置予測符号化する場合における回路素子の動作速度の３
分の１で良くしている。
ンの画素データを対応する前置予測符号化回路84,86,88
で前置予測符号化することで、その符号化に用いられる
回路素子の動作速度を、前記前処理をしないで、直接前
置予測符号化する場合における回路素子の動作速度の３
分の１で良くしている。
このライン間３相分割前置予測符号化回路では、各相
毎に、２×３ライン分のメモリ容量を必要とし、そのた
め各相の３ラインメモリにおける符号化データの伝播遅
延時間が大きくなっている。この伝播遅延時間が大きい
ことは、信号伝送のリアルタイム性に劣ることになる。
毎に、２×３ライン分のメモリ容量を必要とし、そのた
め各相の３ラインメモリにおける符号化データの伝播遅
延時間が大きくなっている。この伝播遅延時間が大きい
ことは、信号伝送のリアルタイム性に劣ることになる。
本発明は、斯かる問題点に鑑みて創作されたもので、
ラインメモリ容量の大幅な縮小の下で時間軸変換を為し
得る時間軸変換回路及びこれを用いるライン内多相分割
前置予測符号化回路を提供することをその目的とする。
ラインメモリ容量の大幅な縮小の下で時間軸変換を為し
得る時間軸変換回路及びこれを用いるライン内多相分割
前置予測符号化回路を提供することをその目的とする。
第１図は本発明の原理ブロック図を示す。この図に示
すように、本発明の時間軸変換回路は各画像ライン内の
全画素データを1/Nの画素データ数容量のＮ個のメモリ
対2i（ｉ＝1,2,・・・,N）と、第１速度のクロックに応
答して画像ラインのＮ画素データを前記メモリ対2i内の
両メモリ群2E,2Oへ交互に書き込ませる書込み回路４
と、前記メモリ対2iの内の読出し側メモリ群2O又は2Eの
各メモリ2Oi又は2Eiの出力へ接続され、読み出される各
画素データについての１画素遅延からＮ画素遅延までの
各画素遅延出力を発生するメモリ対毎の画素データ遅延
回路6iと、第２速度のクロックに応答して前記読出し側
のメモリ群2O又は2E内の各メモリ2Oi又は2Eiへの読出し
アドレスを発生してその読出しを生ぜしめる読出し回路
８と、前記各画素データ遅延回路6iの相形成遅延出力の
各々を入力に受けるＮ個のセレクタ10iと、該各セレク
タに対し前記相形成遅延出力の各々を当該相における各
画素データ列となる遅延出力の出力選択制御を与える選
択制御回路12とを設ける。そして、前記読出しアドレス
の発生は前記形成される相の相端画素に所要数の符号化
用画素を付加するようにして生ぜしめられ、前記各相の
相端画素に付加される前置符号化用画素データ分だけ、
前記第２速度を第１速度より速くして本発明の時間軸変
換回路は構成される。又、ライン内多相分割前置予測符
号化回路は、時間軸変換回路１と、該時間軸変換回路１
の各相出力毎に設けられる前置予測符号化回路14i（ｉ
＝1,2,・・・,N）を有する多相分割前置予測符号化回路
の時間軸変換回路１を次の構成要素から構成した。その
構成要素は、各画像ライン内の全画素データを1/Nの画
素データ数容量のＮ個のメモリ対2iと、第１速度のクロ
ックに応答して画像ラインのＮ画素データを前記メモリ
対2i内の両メモリ群2E又は2Oへ交互に書き込ませる書込
み回路４と、前記メモリ対前記メモリ対2iの内の読出し
側メモリ群2O又は2Eの各メモリ2Oi又は2Eiの出力へ接続
され、読み出される各画素データについての１画素遅延
からＮ画素遅延までの各画素遅延出力を発生するメモリ
対毎の画素データ遅延回路6iと、第２速度のクロックに
応答して前記読出し側のメモリ群2O又は2E内の各メモリ
2Oi又は2Eiへの読出しアドレスを発生してその読出しを
生ぜしめる読出し回路８と、前記各画素データ遅延回路
6iの相形成遅延出力の各々回路6iの相形成遅延出力の各
々を入力に受けるＮ個のセレクタ10iと、該各セレクタ
に対し前記相形成遅延出力の各々を当該相における各画
素データ列となる遅延出力の出力選択制御を与える選択
制御回路12とであり、前記読出しアドレスの発生は、前
記形成される相の相端画素に所要数の符号化用画素デー
タを付加するようにして生ぜしめられ、前記各相の相端
画素に付加される前置符号化用画素データ分だけ、前記
第２速度を第１速度より速くしてその回路は構成されて
いる。
すように、本発明の時間軸変換回路は各画像ライン内の
全画素データを1/Nの画素データ数容量のＮ個のメモリ
対2i（ｉ＝1,2,・・・,N）と、第１速度のクロックに応
答して画像ラインのＮ画素データを前記メモリ対2i内の
両メモリ群2E,2Oへ交互に書き込ませる書込み回路４
と、前記メモリ対2iの内の読出し側メモリ群2O又は2Eの
各メモリ2Oi又は2Eiの出力へ接続され、読み出される各
画素データについての１画素遅延からＮ画素遅延までの
各画素遅延出力を発生するメモリ対毎の画素データ遅延
回路6iと、第２速度のクロックに応答して前記読出し側
のメモリ群2O又は2E内の各メモリ2Oi又は2Eiへの読出し
アドレスを発生してその読出しを生ぜしめる読出し回路
８と、前記各画素データ遅延回路6iの相形成遅延出力の
各々を入力に受けるＮ個のセレクタ10iと、該各セレク
タに対し前記相形成遅延出力の各々を当該相における各
画素データ列となる遅延出力の出力選択制御を与える選
択制御回路12とを設ける。そして、前記読出しアドレス
の発生は前記形成される相の相端画素に所要数の符号化
用画素を付加するようにして生ぜしめられ、前記各相の
相端画素に付加される前置符号化用画素データ分だけ、
前記第２速度を第１速度より速くして本発明の時間軸変
換回路は構成される。又、ライン内多相分割前置予測符
号化回路は、時間軸変換回路１と、該時間軸変換回路１
の各相出力毎に設けられる前置予測符号化回路14i（ｉ
＝1,2,・・・,N）を有する多相分割前置予測符号化回路
の時間軸変換回路１を次の構成要素から構成した。その
構成要素は、各画像ライン内の全画素データを1/Nの画
素データ数容量のＮ個のメモリ対2iと、第１速度のクロ
ックに応答して画像ラインのＮ画素データを前記メモリ
対2i内の両メモリ群2E又は2Oへ交互に書き込ませる書込
み回路４と、前記メモリ対前記メモリ対2iの内の読出し
側メモリ群2O又は2Eの各メモリ2Oi又は2Eiの出力へ接続
され、読み出される各画素データについての１画素遅延
からＮ画素遅延までの各画素遅延出力を発生するメモリ
対毎の画素データ遅延回路6iと、第２速度のクロックに
応答して前記読出し側のメモリ群2O又は2E内の各メモリ
2Oi又は2Eiへの読出しアドレスを発生してその読出しを
生ぜしめる読出し回路８と、前記各画素データ遅延回路
6iの相形成遅延出力の各々回路6iの相形成遅延出力の各
々を入力に受けるＮ個のセレクタ10iと、該各セレクタ
に対し前記相形成遅延出力の各々を当該相における各画
素データ列となる遅延出力の出力選択制御を与える選択
制御回路12とであり、前記読出しアドレスの発生は、前
記形成される相の相端画素に所要数の符号化用画素デー
タを付加するようにして生ぜしめられ、前記各相の相端
画素に付加される前置符号化用画素データ分だけ、前記
第２速度を第１速度より速くしてその回路は構成されて
いる。
各画素ライン内の画素データの各々は、メモリ対2iの
書込み側となるメモリ群2E又は2Oへ交互に書き込まれ、
書込み動作にないメモリ群2O又は2Eのメモリ2Oi又は2Ei
から画素データが読み出される。その読出しは後述の如
く形成される相の相端画素に所要数の符号化用画素を付
加する如き態様で行なわれる。
書込み側となるメモリ群2E又は2Oへ交互に書き込まれ、
書込み動作にないメモリ群2O又は2Eのメモリ2Oi又は2Ei
から画素データが読み出される。その読出しは後述の如
く形成される相の相端画素に所要数の符号化用画素を付
加する如き態様で行なわれる。
こうして各メモリ対2iから読み出される画素データの
各々は、画素データ遅延回路6iにおいてＮ画素遅延を与
えられ、その各画素遅延の出力画素データがそこから出
力される。
各々は、画素データ遅延回路6iにおいてＮ画素遅延を与
えられ、その各画素遅延の出力画素データがそこから出
力される。
それら、画素データ遅延回路6iからの相対応の相形成
遅延出力の各々が対応するセレクタ10iにおいて選択制
御回路12の制御によって選択的に出力され、そのセレク
タ10iの各々から当該相の画素データの各々が出力され
る。
遅延出力の各々が対応するセレクタ10iにおいて選択制
御回路12の制御によって選択的に出力され、そのセレク
タ10iの各々から当該相の画素データの各々が出力され
る。
そして、例えば、それらの相毎の画素データ列は前置
予測符号化回路14iにおいて前置予測符号化されて出力
される。
予測符号化回路14iにおいて前置予測符号化されて出力
される。
前述の如くして、各相の相端画素に予測符号化用画素
データが付加されるから、それらの画素データ列を前置
予測符号化等を行なったとき、ライン内多相分割しても
その多相分割による画質劣化の防止が図れる。
データが付加されるから、それらの画素データ列を前置
予測符号化等を行なったとき、ライン内多相分割しても
その多相分割による画質劣化の防止が図れる。
この作用効果は、多相分割で享受し得る作用効果を保
存しつつ得られる。つまり、より少ないラインメモリ容
量、即ちその回路規模の縮小が達成され、これは又、画
素データの伝播遅延時間の短縮となり、信号伝送のリア
ルタイム性の向上となる。
存しつつ得られる。つまり、より少ないラインメモリ容
量、即ちその回路規模の縮小が達成され、これは又、画
素データの伝播遅延時間の短縮となり、信号伝送のリア
ルタイム性の向上となる。
第２図は本発明の一実施例を示す。この図において、
アナログ／デジタル変換回路（A/D）20はアナログ画像
信号の各画素をビット並列にディジタル変換する。アナ
ログ／デジタル変換回路20に１画素遅延回路（Ｄ）22,1
画素遅延回路24,1画素遅延回路26が直列に接続されてい
る。１画素遅延回路26はメモリ対34のメモリ（MEM1）4
0,又はメモリ（MEM2）42のデータ書込み入力へ接続され
ている。１画素遅延回路24はメモリ対36のメモリ（MEM
3）44,又はメモリ（MEM4）46のデータ書込み入力へ接続
されている。１画素遅延回路22はメモリ対38のメモリ
（MEM5）48,又はメモリ（MEM6）50のデータ書込み入力
へ接続されている。メモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48の書込みアドレスは、書込み用カウ
ンタ90から同時に出力されるアドレスがセレクタ98,セ
レクタ102,セレクタ106、そしてそれぞれ書込みアドレ
ス線98W,102W,106Wを介してメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM6）48の書込みアドレス入力へ
供給される。書込みアドレス線98W,102W,106Wは、図中
の輻湊化を避けるため、図示していない。後述する読出
しアドレス線100R,104R,108R、又書込みアドレス線100
W,104W,108W、読出しアドレス線98R,102R,106Rも又、同
様である。書込み用カウンタ90は、垂直同期信号によっ
てリセットされる。このメモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM6）48への書込みが行なわれている間
に、読出し用カウンタ94により読出し制御はメモリ（ME
M2）42,メモリ（MEM4）46,メモリ（MEM6）50の読出しに
対するものとなっており、その読出し制御によってROM
96から出力されたアドレスはセレクタ100,セレクタ10
4,セレクタ108、そしてそれぞれ読出しアドレス線100R,
104R,108Rを介してメモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50の読出しアドレス入力へ供給され
る。これらの書込み及び読出しが終了し、メモリ対34,
メモリ対36,メモリ対38に対する書込み及び読出しが、
従来と同様に、メモリ（MEM1）40,メモリ（MEM3）44,メ
モリ（MEM5）48と、メモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50との間で交代したときにメモリ（ME
M2）42,メモリ（MEM4）46,メモリ（MEM6）50へ供給され
る同一の書込みアドレスは、前述のようにして、メモリ
（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）48の書込
みアドレス入力へ同時に供給された次のアドレスからの
アドレスが、書込み用カウンタ90から、それぞれセレク
タ100,セレクタ104,セレクタ108そして書込みアドレス
線100W,104W,108Wを介してメモリ（MEM2）42,メモリ（M
EM4）46,メモリ（MEM6）50の書込みアドレス入力へ供給
される。又、該交代において、読出し側となるメモリ
（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）48の読出
しアドレス入力へは、読出し用カウンタ94による読出し
制御によってROM 96から順次に出力されたアドレス
が、それぞれセレクタ98,セレクタ102,セレクタ106読出
し線98R,102R,106Rを介してメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48の読出しアドレス入力へ
供給される。これらのセレクタ98,セレクタ102,セレク
タ106及びセレクタ100,セレクタ104,セレクタ108の切換
え制御は、メモリ（MEM1）40,メモリ（MEM3）44,メモリ
（MEM5）48の後述イネーブル入力及びメモリ（MEM2）4
2,メモリ（MEM4）46,メモリ（MEM6）50の後述イネーブ
ル入力の切換え制御と同期して生ぜしめられる。その切
換制御はROM 96によって行なわれる。又、ROM 96に予
め登録されているアドレスと読出し用カウンタ94から供
給されるアドレスとの関係は、後述のような関係に設定
されている。ROM 96からは、又メモリ（MEM1）40,メモ
リ（MEM2）42,メモリ（MEM3）44,メモリ（MEM4）46,メ
モリ（MEM5）48,メモリ（MEM6）50のライトイネーブル
（チップイネーブル）へ書込み用制御線92Wを介して書
込み用制御信号が、又リードイネーブル（チップイネー
ブル）へ読出し用制御線92Rを介して読出し用制御信号
が供給される。書込み用制御信号が供給されているメモ
リは書込み動作が行なわれ（図式的には、スイッチ回路
28,30,32で示される）、読出し用制御信号が供給されて
いるメモリは読出し動作が行なわれる（図式的には、ス
イッチ回路52,54,56で示される）。書込み用制御線92W
及び読出し用制御線92Rは、図中の輻湊化を避けるた
め、各別の線では示していない。
アナログ／デジタル変換回路（A/D）20はアナログ画像
信号の各画素をビット並列にディジタル変換する。アナ
ログ／デジタル変換回路20に１画素遅延回路（Ｄ）22,1
画素遅延回路24,1画素遅延回路26が直列に接続されてい
る。１画素遅延回路26はメモリ対34のメモリ（MEM1）4
0,又はメモリ（MEM2）42のデータ書込み入力へ接続され
ている。１画素遅延回路24はメモリ対36のメモリ（MEM
3）44,又はメモリ（MEM4）46のデータ書込み入力へ接続
されている。１画素遅延回路22はメモリ対38のメモリ
（MEM5）48,又はメモリ（MEM6）50のデータ書込み入力
へ接続されている。メモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48の書込みアドレスは、書込み用カウ
ンタ90から同時に出力されるアドレスがセレクタ98,セ
レクタ102,セレクタ106、そしてそれぞれ書込みアドレ
ス線98W,102W,106Wを介してメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM6）48の書込みアドレス入力へ
供給される。書込みアドレス線98W,102W,106Wは、図中
の輻湊化を避けるため、図示していない。後述する読出
しアドレス線100R,104R,108R、又書込みアドレス線100
W,104W,108W、読出しアドレス線98R,102R,106Rも又、同
様である。書込み用カウンタ90は、垂直同期信号によっ
てリセットされる。このメモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM6）48への書込みが行なわれている間
に、読出し用カウンタ94により読出し制御はメモリ（ME
M2）42,メモリ（MEM4）46,メモリ（MEM6）50の読出しに
対するものとなっており、その読出し制御によってROM
96から出力されたアドレスはセレクタ100,セレクタ10
4,セレクタ108、そしてそれぞれ読出しアドレス線100R,
104R,108Rを介してメモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50の読出しアドレス入力へ供給され
る。これらの書込み及び読出しが終了し、メモリ対34,
メモリ対36,メモリ対38に対する書込み及び読出しが、
従来と同様に、メモリ（MEM1）40,メモリ（MEM3）44,メ
モリ（MEM5）48と、メモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50との間で交代したときにメモリ（ME
M2）42,メモリ（MEM4）46,メモリ（MEM6）50へ供給され
る同一の書込みアドレスは、前述のようにして、メモリ
（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）48の書込
みアドレス入力へ同時に供給された次のアドレスからの
アドレスが、書込み用カウンタ90から、それぞれセレク
タ100,セレクタ104,セレクタ108そして書込みアドレス
線100W,104W,108Wを介してメモリ（MEM2）42,メモリ（M
EM4）46,メモリ（MEM6）50の書込みアドレス入力へ供給
される。又、該交代において、読出し側となるメモリ
（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）48の読出
しアドレス入力へは、読出し用カウンタ94による読出し
制御によってROM 96から順次に出力されたアドレス
が、それぞれセレクタ98,セレクタ102,セレクタ106読出
し線98R,102R,106Rを介してメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48の読出しアドレス入力へ
供給される。これらのセレクタ98,セレクタ102,セレク
タ106及びセレクタ100,セレクタ104,セレクタ108の切換
え制御は、メモリ（MEM1）40,メモリ（MEM3）44,メモリ
（MEM5）48の後述イネーブル入力及びメモリ（MEM2）4
2,メモリ（MEM4）46,メモリ（MEM6）50の後述イネーブ
ル入力の切換え制御と同期して生ぜしめられる。その切
換制御はROM 96によって行なわれる。又、ROM 96に予
め登録されているアドレスと読出し用カウンタ94から供
給されるアドレスとの関係は、後述のような関係に設定
されている。ROM 96からは、又メモリ（MEM1）40,メモ
リ（MEM2）42,メモリ（MEM3）44,メモリ（MEM4）46,メ
モリ（MEM5）48,メモリ（MEM6）50のライトイネーブル
（チップイネーブル）へ書込み用制御線92Wを介して書
込み用制御信号が、又リードイネーブル（チップイネー
ブル）へ読出し用制御線92Rを介して読出し用制御信号
が供給される。書込み用制御信号が供給されているメモ
リは書込み動作が行なわれ（図式的には、スイッチ回路
28,30,32で示される）、読出し用制御信号が供給されて
いるメモリは読出し動作が行なわれる（図式的には、ス
イッチ回路52,54,56で示される）。書込み用制御線92W
及び読出し用制御線92Rは、図中の輻湊化を避けるた
め、各別の線では示していない。
メモリ対34のメモリ（MEM1）40,又はメモリ（MEM2）4
2のデータ読出し出力は、直列接続された１画素遅延回
路58,1画素遅延回路60,1画素遅延回路62の内の１画素遅
延回路58の入力に接続されている。メモリ対36のメモリ
（MEM3）44,又はメモリ（MEM4）46のデータ読出し出力
は、直列接続された１画素遅延回路64,1画素遅延回路6
6,1画素遅延回路68の内の１画素遅延回路64の入力に接
続されている。メモリ対38のメモリ（MEM5）48,又はメ
モリ（MEM6）50のデータ読出し出力は、直列接続された
１画素遅延回路72,1画素遅延回路74,1画素遅延回路76の
内の１画素遅延回路72の入力に接続されている。
2のデータ読出し出力は、直列接続された１画素遅延回
路58,1画素遅延回路60,1画素遅延回路62の内の１画素遅
延回路58の入力に接続されている。メモリ対36のメモリ
（MEM3）44,又はメモリ（MEM4）46のデータ読出し出力
は、直列接続された１画素遅延回路64,1画素遅延回路6
6,1画素遅延回路68の内の１画素遅延回路64の入力に接
続されている。メモリ対38のメモリ（MEM5）48,又はメ
モリ（MEM6）50のデータ読出し出力は、直列接続された
１画素遅延回路72,1画素遅延回路74,1画素遅延回路76の
内の１画素遅延回路72の入力に接続されている。
セレクタ78の３つの入力には、それぞれ１画素遅延回
路62、１画素遅延回路68及び１画素遅延回路76の出力が
接続されている。セレクタ80の３つの入力には、それぞ
れ１画素遅延回路60、１画素遅延回路66及び１画素遅延
回路74の出力が接続されている。セレクタ82の３つの入
力には、それぞれ１画素遅延回路58、１画素遅延回路64
及び１画素遅延回路72の出力が接続されている。セレク
タ78,セレクタ80,セレクタ82の切換え制御は、読出し用
カウンタ94の読出し制御の下にあるROM 96から出力さ
れる画素選択用選択制御信号によって生ぜしめられる。
その画素選択用選択制御信号はROM 96からセレクタ78,
セレクタ80,セレクタ82別に読み出される２ビットであ
り、線110,112,114を介して対応するセレクタの選択入
力へ供給される。線110,112,114は、前述と同様、図面
の輻湊化を避けるため、別々の線では図示していない。
路62、１画素遅延回路68及び１画素遅延回路76の出力が
接続されている。セレクタ80の３つの入力には、それぞ
れ１画素遅延回路60、１画素遅延回路66及び１画素遅延
回路74の出力が接続されている。セレクタ82の３つの入
力には、それぞれ１画素遅延回路58、１画素遅延回路64
及び１画素遅延回路72の出力が接続されている。セレク
タ78,セレクタ80,セレクタ82の切換え制御は、読出し用
カウンタ94の読出し制御の下にあるROM 96から出力さ
れる画素選択用選択制御信号によって生ぜしめられる。
その画素選択用選択制御信号はROM 96からセレクタ78,
セレクタ80,セレクタ82別に読み出される２ビットであ
り、線110,112,114を介して対応するセレクタの選択入
力へ供給される。線110,112,114は、前述と同様、図面
の輻湊化を避けるため、別々の線では図示していない。
セレクタ78の出力は、前置予測符号化回路84へ供給さ
れ、セレクタ80の出力は、前置予測符号化回路86へ供給
され、セレクタ82の出力は、前置予測符号化回路88へ供
給される。後述のところから明らかになるように、セレ
クタ78の出力は１画像ラインを３相分割した第１の相の
出力となり、セレクタ80の出力は第２の相の出力とな
り、セレクタ82の出力は第３の相の出力となっている。
前置予測符号化回路84,前置予測符号化回路86,前置予測
符号化回路88は、いずれも減算器116、量子化回路118、
加算器120、１画素遅延回路122から成る。
れ、セレクタ80の出力は、前置予測符号化回路86へ供給
され、セレクタ82の出力は、前置予測符号化回路88へ供
給される。後述のところから明らかになるように、セレ
クタ78の出力は１画像ラインを３相分割した第１の相の
出力となり、セレクタ80の出力は第２の相の出力とな
り、セレクタ82の出力は第３の相の出力となっている。
前置予測符号化回路84,前置予測符号化回路86,前置予測
符号化回路88は、いずれも減算器116、量子化回路118、
加算器120、１画素遅延回路122から成る。
第２図において、メモリ対34,メモリ対36,メモリ対38
は第１図のメモリ対2iに相当し、メモリ（MEM1）40,メ
モリ（MEM3）44,メモリ（MEM5）48,メモリ（MEM2）42,
メモリ（MEM4）46,メモリ（MEM6）50は第１図のメモリ
群2E、2Oに相当する。メモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48は第１図のメモリ2E1,2E2,・・
・,2ENに相当し、メモリ（MEM2）42,メモリ（MEM4）46,
メモリ（MEM6）50は第１図のメモリ2O1,2O2,・・・,2ON
に相当する。１画素遅延回路22乃至１画素遅延回路26、
書込み用カウンタ90、ROM 92、セレクタ98乃至セレク
タ108は第１図の書込み回路４に相当する。１画素遅延
回路58乃至１画素遅延回路76は第１図の画素データ遅延
回路6iに相当する。読出し用カウンタ94、ROM 96、セ
レクタ98乃至セレクタ108は第１図の読出し回路８に相
当する。セレクタ78,80,82は第１図のセレクタ10iに相
当する。読出し用カウンタ94、ROM96は第１図の選択制
御回路12に相当する。前置予測符号化回路84乃至前置予
測符号化回路88は第１図の前置予測符号化回路14iに相
当する。
は第１図のメモリ対2iに相当し、メモリ（MEM1）40,メ
モリ（MEM3）44,メモリ（MEM5）48,メモリ（MEM2）42,
メモリ（MEM4）46,メモリ（MEM6）50は第１図のメモリ
群2E、2Oに相当する。メモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48は第１図のメモリ2E1,2E2,・・
・,2ENに相当し、メモリ（MEM2）42,メモリ（MEM4）46,
メモリ（MEM6）50は第１図のメモリ2O1,2O2,・・・,2ON
に相当する。１画素遅延回路22乃至１画素遅延回路26、
書込み用カウンタ90、ROM 92、セレクタ98乃至セレク
タ108は第１図の書込み回路４に相当する。１画素遅延
回路58乃至１画素遅延回路76は第１図の画素データ遅延
回路6iに相当する。読出し用カウンタ94、ROM 96、セ
レクタ98乃至セレクタ108は第１図の読出し回路８に相
当する。セレクタ78,80,82は第１図のセレクタ10iに相
当する。読出し用カウンタ94、ROM96は第１図の選択制
御回路12に相当する。前置予測符号化回路84乃至前置予
測符号化回路88は第１図の前置予測符号化回路14iに相
当する。
上述構成の本発明実施例の動作を以下に説明する。
アナログ／デジタル変換回路20で画素毎にディジタル
変換されたビット並列の画素データは、１画素遅１画素
遅延回路22,1画素遅延回路24,1画素遅延回路26でメモリ
対34,メモリ対36,メモリ対38へ分配される。その分配さ
れた各画素データは、交互に切り換えられるメモリ対3
4,メモリ対36,メモリ対38内のメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48、又はメモリ（MEM2）42,
メモリ（MEM4）46,メモリ（MEM6）50へ供給される。こ
の交互の切換えは、書込み用カウンタ90の制御の下にRO
M 92から交互に出力されるメモリ40,メモリ44,メモリ4
8への書込み用制御信号と、メモリ42,メモリ46,メモリ5
0への書込み用制御信号とによって生ぜしめられる。そ
れらメモリ（MEM1）40,メモリ（MEM3）44,メモリ（MEM
5）48〔以下、奇数番メモリ群という。〕、又はメモリ
（MEM2）42,メモリ（MEM4）46,メモリ（MEM6）50〔以下
偶数番メモリ群という。〕へは、奇数番メモリ群に対し
ては、奇数番の書込みクロック時刻（WC1,WC3,WC5,・・
・）に、又偶数番メモリ群に対しては偶数番の書込みク
ロック時刻（WC2,WC4,WC6,・・・）に、書込み用カウン
タ90の制御の下にあるROM 92から書込み用制御信号
（ライトイネーブル信号又はチップイネーブル信号）が
供給されると共に、メモリ対の書込みと読出しとの切換
制御と同期して切り換えられる奇数番メモリ群対応のセ
レクタ98,セレクタ102,セレクタ106、又は偶数番メモリ
群対応のセレクタ100,セレクタ104,セレクタ108を介し
て書込み用カウンタ90から順次に出力されるカウント値
（書込みアドレス）がメモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48又はメモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50の書込みアドレス入力へ
同時に供給される。こうして、書込みアドレスが供給さ
れる書込み例メモリ群〔メモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48、又はメモリ（MEM2）42,メモ
リ（MEM4）46,メモリ（MEM6）50〕内の各メモリへ並列
に入力される各画素〔この実施例では相数が３であるか
ら、３画素〕がそれらメモリへ同時に書き込まれる。
変換されたビット並列の画素データは、１画素遅１画素
遅延回路22,1画素遅延回路24,1画素遅延回路26でメモリ
対34,メモリ対36,メモリ対38へ分配される。その分配さ
れた各画素データは、交互に切り換えられるメモリ対3
4,メモリ対36,メモリ対38内のメモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48、又はメモリ（MEM2）42,
メモリ（MEM4）46,メモリ（MEM6）50へ供給される。こ
の交互の切換えは、書込み用カウンタ90の制御の下にRO
M 92から交互に出力されるメモリ40,メモリ44,メモリ4
8への書込み用制御信号と、メモリ42,メモリ46,メモリ5
0への書込み用制御信号とによって生ぜしめられる。そ
れらメモリ（MEM1）40,メモリ（MEM3）44,メモリ（MEM
5）48〔以下、奇数番メモリ群という。〕、又はメモリ
（MEM2）42,メモリ（MEM4）46,メモリ（MEM6）50〔以下
偶数番メモリ群という。〕へは、奇数番メモリ群に対し
ては、奇数番の書込みクロック時刻（WC1,WC3,WC5,・・
・）に、又偶数番メモリ群に対しては偶数番の書込みク
ロック時刻（WC2,WC4,WC6,・・・）に、書込み用カウン
タ90の制御の下にあるROM 92から書込み用制御信号
（ライトイネーブル信号又はチップイネーブル信号）が
供給されると共に、メモリ対の書込みと読出しとの切換
制御と同期して切り換えられる奇数番メモリ群対応のセ
レクタ98,セレクタ102,セレクタ106、又は偶数番メモリ
群対応のセレクタ100,セレクタ104,セレクタ108を介し
て書込み用カウンタ90から順次に出力されるカウント値
（書込みアドレス）がメモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48又はメモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50の書込みアドレス入力へ
同時に供給される。こうして、書込みアドレスが供給さ
れる書込み例メモリ群〔メモリ（MEM1）40,メモリ（MEM
3）44,メモリ（MEM5）48、又はメモリ（MEM2）42,メモ
リ（MEM4）46,メモリ（MEM6）50〕内の各メモリへ並列
に入力される各画素〔この実施例では相数が３であるか
ら、３画素〕がそれらメモリへ同時に書き込まれる。
この書込みが行なわれる、例えば書込みクロック時刻
WC1に対応する読出しクロック時刻RC1に読出し側メモリ
群（偶数番メモリ群、又は奇数番メモリ群）〔例えば、
第１図の最左端の列においては、書込み側が奇数番メモ
リ群、即ち、メモリ（MEM1）40,メモリ（MEM3）44,メモ
リ（MEM5）48であると示してあるから偶数番メモリ群、
即ちメモリ（MEM2）42,メモリ（MEM4）46,メモリ（MEM
6）50となる。以下同様。〕からの画素データの読出し
は、後述するようにして供給される読出しアドレスの各
々によって指定される記憶域の各々から読出しとなる。
そして、前述の書込み及び読出しが終了すると、書込み
側と読出し側とは交代する。つまり、奇数番メモリ群
が、読出しクロックRC2時刻に読出し側となり、偶数番
メモリ群が書込みクロックWC2時刻に書込み側となる。
この場合における書込み側メモリ群（偶数番メモリ群）
の各メモリ、〔即ちメモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50〕の書込みアドレス入力へは、偶数
番メモリ群対応のセレクタ100,セレクタ104,セレクタ10
8を介して、前述と同様に書込み用カウンタ90から同時
に供給される。又、この書込みクロック時刻に並行して
の奇数番メモリ群からの画素データの読出しも、読出し
クロック時刻RC2の場合と同様の各読出しアドレスの供
給によって生ぜしめられる。その終了時には、又書込み
クロック時刻WC1及び読出しクロック時刻RC1と同様、奇
数番メモリ群が書込みクロックWC3時刻に書込み側に、
又偶数番メモリ群が、読出しRC3時刻に読出し側に戻
る。以下、同様の交互の書込み及び読出しが繰り返され
ることにより、メモリ（MEM1）40乃至メモリ（MEM6）50
への画素データの書込み及び読出しが続行される。
WC1に対応する読出しクロック時刻RC1に読出し側メモリ
群（偶数番メモリ群、又は奇数番メモリ群）〔例えば、
第１図の最左端の列においては、書込み側が奇数番メモ
リ群、即ち、メモリ（MEM1）40,メモリ（MEM3）44,メモ
リ（MEM5）48であると示してあるから偶数番メモリ群、
即ちメモリ（MEM2）42,メモリ（MEM4）46,メモリ（MEM
6）50となる。以下同様。〕からの画素データの読出し
は、後述するようにして供給される読出しアドレスの各
々によって指定される記憶域の各々から読出しとなる。
そして、前述の書込み及び読出しが終了すると、書込み
側と読出し側とは交代する。つまり、奇数番メモリ群
が、読出しクロックRC2時刻に読出し側となり、偶数番
メモリ群が書込みクロックWC2時刻に書込み側となる。
この場合における書込み側メモリ群（偶数番メモリ群）
の各メモリ、〔即ちメモリ（MEM2）42,メモリ（MEM4）4
6,メモリ（MEM6）50〕の書込みアドレス入力へは、偶数
番メモリ群対応のセレクタ100,セレクタ104,セレクタ10
8を介して、前述と同様に書込み用カウンタ90から同時
に供給される。又、この書込みクロック時刻に並行して
の奇数番メモリ群からの画素データの読出しも、読出し
クロック時刻RC2の場合と同様の各読出しアドレスの供
給によって生ぜしめられる。その終了時には、又書込み
クロック時刻WC1及び読出しクロック時刻RC1と同様、奇
数番メモリ群が書込みクロックWC3時刻に書込み側に、
又偶数番メモリ群が、読出しRC3時刻に読出し側に戻
る。以下、同様の交互の書込み及び読出しが繰り返され
ることにより、メモリ（MEM1）40乃至メモリ（MEM6）50
への画素データの書込み及び読出しが続行される。
これらの交互のメモリ対34,メモリ対36,メモリ対38か
らの画素データの読出しは、次のようにして生ぜしめら
れる。
らの画素データの読出しは、次のようにして生ぜしめら
れる。
即ち、第２図の読出し側と示される欄の各クロック時
刻RC1,RC2,RC3,・・・に示される画素データ対応の読出
しアドレスがROM 96に予め登録されており、それらク
ロック時刻RC1,RC2,RC3,・・・に読出し用カウンタ94か
ら前記読出しアドレスの記憶域を指定するカウント値
〔読出しアドレス〕が同時に出力される。そして、奇数
番メモリ群が読出し側になる読出しクロック時にROM 9
6から読み出された３つの読出しアドレスは奇数番メモ
リ群対応のセレクタ98,セレクタ102,セレクタ106を介し
てメモリ（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）
48の読出しアドレス入力へ供給され、偶数番メモリ群が
読出し側になる読出しクロック時にはROM 96から同時
に読み出された３つの読出しアドレスは偶数番メモリ群
対応のセレクタ100,セレクタ104,セレクタ108を介して
メモリ（MEM2）42,メモリ（MEM4）46,メモリ（MEM6）50
の読出しアドレス入力へ供給される。このとき、ROM 9
6から、読出し用制御線96Rを介してこれらメモリ42,46,
50のリードイネーブルへ読出し用制御信号が供給され
る。これらの読出しアドレスの供給を受ける各読出し側
メモリ群内の各メモリの読出しアドレスで指定される記
憶域から、画素データが読み出される。メモリ対34,36,
38の書込みと読出しとが切り換わり、メモリ40,44,48が
読出し側となると、その場合における読出しアドレスの
供給は、ROM 96から、セレクタ98,102,106を介してメ
モリ40,44,48の読出しアドレス入力へ供給されると共
に、これらメモリ40,44,48のリードイネーブルへは、RO
M 96から読出し用制御線96Rを介して読出し用制御信号
が供給される。
刻RC1,RC2,RC3,・・・に示される画素データ対応の読出
しアドレスがROM 96に予め登録されており、それらク
ロック時刻RC1,RC2,RC3,・・・に読出し用カウンタ94か
ら前記読出しアドレスの記憶域を指定するカウント値
〔読出しアドレス〕が同時に出力される。そして、奇数
番メモリ群が読出し側になる読出しクロック時にROM 9
6から読み出された３つの読出しアドレスは奇数番メモ
リ群対応のセレクタ98,セレクタ102,セレクタ106を介し
てメモリ（MEM1）40,メモリ（MEM3）44,メモリ（MEM5）
48の読出しアドレス入力へ供給され、偶数番メモリ群が
読出し側になる読出しクロック時にはROM 96から同時
に読み出された３つの読出しアドレスは偶数番メモリ群
対応のセレクタ100,セレクタ104,セレクタ108を介して
メモリ（MEM2）42,メモリ（MEM4）46,メモリ（MEM6）50
の読出しアドレス入力へ供給される。このとき、ROM 9
6から、読出し用制御線96Rを介してこれらメモリ42,46,
50のリードイネーブルへ読出し用制御信号が供給され
る。これらの読出しアドレスの供給を受ける各読出し側
メモリ群内の各メモリの読出しアドレスで指定される記
憶域から、画素データが読み出される。メモリ対34,36,
38の書込みと読出しとが切り換わり、メモリ40,44,48が
読出し側となると、その場合における読出しアドレスの
供給は、ROM 96から、セレクタ98,102,106を介してメ
モリ40,44,48の読出しアドレス入力へ供給されると共
に、これらメモリ40,44,48のリードイネーブルへは、RO
M 96から読出し用制御線96Rを介して読出し用制御信号
が供給される。
そして、前記の如くして、読出し側メモリ群から読み
出される画素データの各々は、読み出されたデータ画素
の各々毎に１画素遅延回路58,1画素遅延回路64,1画素遅
延回路72へ入力されて１画素時間経過後に１画素遅延回
路58,1画素遅延回路64,1画素遅延回路72から出力され、
そして、同様の１画素遅延時間が１画素遅延回路58の出
力に対しては１画素遅延回路60,1画素遅延回路62の各々
で、１画素遅延回路64の出力に対しては１画素遅延回路
64,1画素遅延回路68の各々で、又１画素遅延回路72の出
力に対しては１画素遅延回路74,1画素遅延回路76で画素
データに与えられる。そして、セレクタ78の選択制御入
力は、ROM 96から時系列上において、メモリ（MEM6）5
0から読み出された１画素遅延回路76の出力、メモリ（M
EM2）42から読み出された１画素遅延回路62、そしてメ
モリ（MEM4）46から読み出された１画素遅延回路68を順
次に選択せしめる２ビット選択信号が各読出しクロック
毎にROM 96から繰り返して供給され、セレクタ80の選
択制御入力は、時系列上においてメモリ（MEM5）48から
読み出された１画素遅延回路74の出力、メモリ（MEM1）
40から読み出された１画素遅延回路60の出力、そしてメ
モリ（MEM3）44から読み出された１画素遅延回路66の出
力を順次に選択出力せしめる２ビット選択信号が各読出
しクロック毎にROM 96から繰り返して供給され、セレ
クタ82の選択制御入力へは、時系列上においてメモリ
（MEM6）50から読み出された１画素遅延回路72の出力、
メモリ（MEM2）42から読み出された１画素遅延回路58の
出力、そしてメモリ（MEM4）46から読み出された１画素
遅延回路64の出力を順次に選択出力せしめる２ビット選
択信号が各読出しクロック毎にROM 96から繰り返して
供給される。これによって、セレクタ78の出力には、第
４図及び第３図の時間軸変換例に示されるように、各ラ
インが３相分割された場合の各相に、前置予測符号化に
おいて必要な画素データが追加された画素データストリ
ーム（各相の画素データ列）を、従来公知の前置予測符
号化回路84,前置予測符号化回路86,前置予測符号化回路
88へ供給することができる。これにより、それら分割さ
れた相を合成したラインの継ぎ目に不連続性を与えてし
まうことがなくなり、その画質の劣化防止に役立つ。
出される画素データの各々は、読み出されたデータ画素
の各々毎に１画素遅延回路58,1画素遅延回路64,1画素遅
延回路72へ入力されて１画素時間経過後に１画素遅延回
路58,1画素遅延回路64,1画素遅延回路72から出力され、
そして、同様の１画素遅延時間が１画素遅延回路58の出
力に対しては１画素遅延回路60,1画素遅延回路62の各々
で、１画素遅延回路64の出力に対しては１画素遅延回路
64,1画素遅延回路68の各々で、又１画素遅延回路72の出
力に対しては１画素遅延回路74,1画素遅延回路76で画素
データに与えられる。そして、セレクタ78の選択制御入
力は、ROM 96から時系列上において、メモリ（MEM6）5
0から読み出された１画素遅延回路76の出力、メモリ（M
EM2）42から読み出された１画素遅延回路62、そしてメ
モリ（MEM4）46から読み出された１画素遅延回路68を順
次に選択せしめる２ビット選択信号が各読出しクロック
毎にROM 96から繰り返して供給され、セレクタ80の選
択制御入力は、時系列上においてメモリ（MEM5）48から
読み出された１画素遅延回路74の出力、メモリ（MEM1）
40から読み出された１画素遅延回路60の出力、そしてメ
モリ（MEM3）44から読み出された１画素遅延回路66の出
力を順次に選択出力せしめる２ビット選択信号が各読出
しクロック毎にROM 96から繰り返して供給され、セレ
クタ82の選択制御入力へは、時系列上においてメモリ
（MEM6）50から読み出された１画素遅延回路72の出力、
メモリ（MEM2）42から読み出された１画素遅延回路58の
出力、そしてメモリ（MEM4）46から読み出された１画素
遅延回路64の出力を順次に選択出力せしめる２ビット選
択信号が各読出しクロック毎にROM 96から繰り返して
供給される。これによって、セレクタ78の出力には、第
４図及び第３図の時間軸変換例に示されるように、各ラ
インが３相分割された場合の各相に、前置予測符号化に
おいて必要な画素データが追加された画素データストリ
ーム（各相の画素データ列）を、従来公知の前置予測符
号化回路84,前置予測符号化回路86,前置予測符号化回路
88へ供給することができる。これにより、それら分割さ
れた相を合成したラインの継ぎ目に不連続性を与えてし
まうことがなくなり、その画質の劣化防止に役立つ。
前述の画像信号の時間軸変換の動作例を以下に説明す
る。
る。
例えば、書込みクロックWC1・・・WC440に対応して、
第２図の書込み側の欄の最左端列に示すように、画素1,
2,3,・・・,1318,1319,1320は書込み用カウンタ90から
の順次の書込みアドレスがセレクタ98,セレクタ102,セ
レクタ106を介してメモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48の書込みアドレスに供給されてその
書込みアドレスで指定される記憶域に書き込まれる。そ
の間、メモリ40,44,48のライトイネーブルにROM 92か
ら書込み用制御信号が供給される。又、この書込み動作
中に並行して読み出されるメモリ（MEM2）42,メモリ（M
EM4）46,メモリ（MEM6）50の読出しアドレス入力へは、
読出し用カウンタ94の制御によってROM 96から順次に
読み出される３つの読出しアドレスが供給される。その
ときの読出しクロックは、書込みクロックよりも速いク
ロックRC1〜442により行なわれ、メモリ42,46,50のリー
ドイネーブルはROM 96から読出し用制御信号により行
なわれる。それらの読出しアドレスは、第３図の読出し
側として示されている欄の最左端の列に示されるように
メモリ（MEM2）42から前ラインの画素データ１を読み出
す読出しアドレス、メモリ（MEM4）46からいずれかの画
素データ（図には、Ｄ（ダミー）として示してある。）
を読み出す読出しアドレス、及びメモリ（MEM6）50から
前ラインの画素データ440を読み出す読出しアドレスと
なる。それ故、前記クロック時刻にROM 96から読み出
される３つの読出しアドレスは、前述の如き読出しアド
レスとなり、読み出されたそれらの３つの読出しアドレ
スは、読出し側へ切り換えられているセレクタ100,セレ
クタ104,セレクタ108を介してメモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50の読出しアドレス入力へ
供給される。従って、メモリ（MEM2）42,メモリ（MEM
4）46,メモリ（MEM6）50から読み出された前ラインの画
素データ1,D,440は１画素遅延回路58,1画素遅延回路64,
1画素遅延回路72へ供給される。
第２図の書込み側の欄の最左端列に示すように、画素1,
2,3,・・・,1318,1319,1320は書込み用カウンタ90から
の順次の書込みアドレスがセレクタ98,セレクタ102,セ
レクタ106を介してメモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48の書込みアドレスに供給されてその
書込みアドレスで指定される記憶域に書き込まれる。そ
の間、メモリ40,44,48のライトイネーブルにROM 92か
ら書込み用制御信号が供給される。又、この書込み動作
中に並行して読み出されるメモリ（MEM2）42,メモリ（M
EM4）46,メモリ（MEM6）50の読出しアドレス入力へは、
読出し用カウンタ94の制御によってROM 96から順次に
読み出される３つの読出しアドレスが供給される。その
ときの読出しクロックは、書込みクロックよりも速いク
ロックRC1〜442により行なわれ、メモリ42,46,50のリー
ドイネーブルはROM 96から読出し用制御信号により行
なわれる。それらの読出しアドレスは、第３図の読出し
側として示されている欄の最左端の列に示されるように
メモリ（MEM2）42から前ラインの画素データ１を読み出
す読出しアドレス、メモリ（MEM4）46からいずれかの画
素データ（図には、Ｄ（ダミー）として示してある。）
を読み出す読出しアドレス、及びメモリ（MEM6）50から
前ラインの画素データ440を読み出す読出しアドレスと
なる。それ故、前記クロック時刻にROM 96から読み出
される３つの読出しアドレスは、前述の如き読出しアド
レスとなり、読み出されたそれらの３つの読出しアドレ
スは、読出し側へ切り換えられているセレクタ100,セレ
クタ104,セレクタ108を介してメモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50の読出しアドレス入力へ
供給される。従って、メモリ（MEM2）42,メモリ（MEM
4）46,メモリ（MEM6）50から読み出された前ラインの画
素データ1,D,440は１画素遅延回路58,1画素遅延回路64,
1画素遅延回路72へ供給される。
以下、同様にして、書込み側と読出し側とは、ライン
毎に交互に切り換えられ、第３図に示されるような画素
データの書込み及び読出しが行なわれる。
毎に交互に切り換えられ、第３図に示されるような画素
データの書込み及び読出しが行なわれる。
上述の如くして、読出しクロック毎に読出し側メモリ
群から読み出され、各メモリ群対応の１画素遅延回路を
経て遅延されつつある画素データは、第３図の読出し側
の欄内の点線矢印で示される如き画素データの選択が,R
OM 96から各セレクタへ供給される画素選択用セレクタ
制御信号によって生ぜしめられるので、セレクタ78から
は第３図の時間軸変換の例に示す如き画素データ列OUT1
が出力されて前置予測符号化回路84における前置予測符
号化に供され、セレクタ80からは第３図の時間軸変換の
例に示す如き画素データ列OUT2が出力されて前置予測符
号化回路86における前置符号化に供され、セレクタ82か
らは第３図の時間軸変換の例に示す如き画素データ列OU
T3が出力さて前置予測符号化回路88における前置予測符
号化に供される。
群から読み出され、各メモリ群対応の１画素遅延回路を
経て遅延されつつある画素データは、第３図の読出し側
の欄内の点線矢印で示される如き画素データの選択が,R
OM 96から各セレクタへ供給される画素選択用セレクタ
制御信号によって生ぜしめられるので、セレクタ78から
は第３図の時間軸変換の例に示す如き画素データ列OUT1
が出力されて前置予測符号化回路84における前置予測符
号化に供され、セレクタ80からは第３図の時間軸変換の
例に示す如き画素データ列OUT2が出力されて前置予測符
号化回路86における前置符号化に供され、セレクタ82か
らは第３図の時間軸変換の例に示す如き画素データ列OU
T3が出力さて前置予測符号化回路88における前置予測符
号化に供される。
以上述べたところから明らかなように本発明によれ
ば、ラスタースキャン画像信号の各ラインの所要相数へ
の時間軸変換において、その各相の画素データ列の相端
画素の前置予測符号化に必要な画素データを端画素デー
タの後、又は前に付加するようにして前記時間軸変換を
行なうようにしたので、例えば前置予測符号化の画質劣
化を防止しつつ時間軸変換に要するラインメモリ容量の
大幅な削減及び画素データの伝播遅延時間の大幅な短
縮、並びに信号伝送のリアルタイム性の向上を享受し得
る。
ば、ラスタースキャン画像信号の各ラインの所要相数へ
の時間軸変換において、その各相の画素データ列の相端
画素の前置予測符号化に必要な画素データを端画素デー
タの後、又は前に付加するようにして前記時間軸変換を
行なうようにしたので、例えば前置予測符号化の画質劣
化を防止しつつ時間軸変換に要するラインメモリ容量の
大幅な削減及び画素データの伝播遅延時間の大幅な短
縮、並びに信号伝送のリアルタイム性の向上を享受し得
る。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本発明における時間軸変換動作例のタイムチャ
ートを示す図、 第４図はライン内３相分割における相端画素の前置予測
のための時間軸変換例を示す図、 第５図は従来のライン間３相分割前置予測符号化回路を
示す図、 第６図はライン間３相分割における時間軸変換例を示す
図である。 第１図及び第２図において、 2iはメモリ対（メモリ対34,メモリ対36,メモリ対38）、 2E、2Oはメモリ群（メモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48、メモリ（MEM2）42,メモリ（MEM
4）46,メモリ（MEM6）50）、 2E1,2E2,・・・2ENはメモリ（メモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48）、 2O1,2O2,・・・2ONはメモリ（メモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50）、 ４は書込み回路（１画素遅延回路22乃至１画素遅延回路
26、書込み用カウンタ90、ROM 92、セレクタ98乃至セ
レクタ108）、 6iは画素データ遅延回路（１画素遅延回路58乃至１画素
遅延回路76）、 ８は読出し回路（読出し用カウンタ94、ROM 96、セレ
クタ98乃至セレクタ108、 10iはセレクタ（セレクタ78,80,82）、 12は選択制御回路（読出し用カウンタ94、ROM 96）、 14iは前置予測符号化回路（前置予測符号化回路84乃至
前置予測符号化回路88）である。
ートを示す図、 第４図はライン内３相分割における相端画素の前置予測
のための時間軸変換例を示す図、 第５図は従来のライン間３相分割前置予測符号化回路を
示す図、 第６図はライン間３相分割における時間軸変換例を示す
図である。 第１図及び第２図において、 2iはメモリ対（メモリ対34,メモリ対36,メモリ対38）、 2E、2Oはメモリ群（メモリ（MEM1）40,メモリ（MEM3）4
4,メモリ（MEM5）48、メモリ（MEM2）42,メモリ（MEM
4）46,メモリ（MEM6）50）、 2E1,2E2,・・・2ENはメモリ（メモリ（MEM1）40,メモリ
（MEM3）44,メモリ（MEM5）48）、 2O1,2O2,・・・2ONはメモリ（メモリ（MEM2）42,メモリ
（MEM4）46,メモリ（MEM6）50）、 ４は書込み回路（１画素遅延回路22乃至１画素遅延回路
26、書込み用カウンタ90、ROM 92、セレクタ98乃至セ
レクタ108）、 6iは画素データ遅延回路（１画素遅延回路58乃至１画素
遅延回路76）、 ８は読出し回路（読出し用カウンタ94、ROM 96、セレ
クタ98乃至セレクタ108、 10iはセレクタ（セレクタ78,80,82）、 12は選択制御回路（読出し用カウンタ94、ROM 96）、 14iは前置予測符号化回路（前置予測符号化回路84乃至
前置予測符号化回路88）である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 光典 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松田 喜一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】各画像ライン内の全画素データを1/Nの画
素データ数容量のＮ個のメモリ対（2i）（ｉ＝1,2,・・
・,N）と、 第１速度のクロックに応答して画像ラインのＮ画素デー
タを前記メモリ対（2i）内の両メモリ群（2E,2O）へ交
互に書き込ませる書込み回路（４）と、 前記メモリ対（2i）の内の読出し側メモリ群（2O又は
2E）の各メモリ（2Oi又は2Ei）の出力へ接続され、読み
出される各画素データについての１画素遅延からＮ画素
遅延までの各画素遅延出力を発生するメモリ対毎の画素
データ遅延回路（6i）と、 第２速度のクロックに応答して前記読出し側のメモリ群
（2O又は2E）内の各メモリ（2Oi又は2Ei）への読出しア
ドレスを発生してその読出しを生ぜしめる読出し回路
（８）と、 前記各画素データ遅延回路（6i）の相形成遅延出力の各
々を入力に受けるＮ個のセレクタ（10i）と、 該各セレクタに対し前記相形成遅延出力の各々を当該相
における各画素データ列となる遅延出力の出力選択制御
を与える選択制御回路（12）とを設け、 前記読出しアドレスの発生は前記形成される相の相端画
素に所要数の符号化用画素データを付加するようにして
生ぜしめられ、 前記各相の相端画素に付加される前置符号化用画素デー
タ分だけ、前記第２速度を第１速度より速くしたことを
特徴とする時間軸変換回路。 - 【請求項２】時間軸変換回路（１）と、該時間軸変換回
路（１）の各相出力毎に設けられる前置予測符号化回路
（14i）（ｉ＝1,2,・・・,N）を有する多相分割前置予
測符号化回路において、 各画像ライン内の全画素データを1/Nの画素データ数容
量のＮ個のメモリ対（2i）と、 第１速度のクロックに応答して画像ラインのＮ画素デー
タを前記メモリ対（2i）内の両メモリ群（2E又は2O）へ
交互に書き込ませる書込み回路（４）と、 前記メモリ対（2i）の内の読出し側メモリ群（2O又は
2E）の各メモリ（2Oi又は2Ei）の出力へ接続され、読み
出される各画素データについての１画素遅延からＮ画素
遅延までの各画素遅延出力を発生するメモリ対毎の画素
データ遅延回路（6i）と、 第２速度のクロックに応答して前記読出し側のメモリ群
（2O又は2E）内の各メモリ（2Oi又は2Ei）への読出しア
ドレスを発生してその読出しを生ぜしめる読出し回路
（８）と、 前記各画素データ遅延回路（6i）の相形成遅延出力の各
々を入力に受けるＮ個のセレクタ（10i）と、 該各セレクタに対し前記相形成遅延出力の各々を当該相
における各画素データ列となる遅延出力の出力選択制御
を与える選択制御回路（12）とで前記時間軸変換回路
（１）を構成し、 前記読出しアドレスの発生は前記形成される相の相端画
素に所要数の符号化用画素データを付加するようにして
生ぜしめられ、 前記各相の相端画素に付加される前置符号化用画素デー
タ分だけ、前記第２速度を第１速度より速くしたことを
特徴とするライン内多相分割前記予測符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17675689A JPH0813147B2 (ja) | 1989-07-07 | 1989-07-07 | 時間軸変換回路及びライン内多相分割前置予測符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17675689A JPH0813147B2 (ja) | 1989-07-07 | 1989-07-07 | 時間軸変換回路及びライン内多相分割前置予測符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341882A JPH0341882A (ja) | 1991-02-22 |
| JPH0813147B2 true JPH0813147B2 (ja) | 1996-02-07 |
Family
ID=16019265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17675689A Expired - Lifetime JPH0813147B2 (ja) | 1989-07-07 | 1989-07-07 | 時間軸変換回路及びライン内多相分割前置予測符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813147B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11770694B2 (en) | 2020-11-16 | 2023-09-26 | Oracle International Corporation | Methods, systems, and computer readable media for validating location update messages |
| US11812271B2 (en) | 2020-12-17 | 2023-11-07 | Oracle International Corporation | Methods, systems, and computer readable media for mitigating 5G roaming attacks for internet of things (IoT) devices based on expected user equipment (UE) behavior patterns |
-
1989
- 1989-07-07 JP JP17675689A patent/JPH0813147B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11770694B2 (en) | 2020-11-16 | 2023-09-26 | Oracle International Corporation | Methods, systems, and computer readable media for validating location update messages |
| US11812271B2 (en) | 2020-12-17 | 2023-11-07 | Oracle International Corporation | Methods, systems, and computer readable media for mitigating 5G roaming attacks for internet of things (IoT) devices based on expected user equipment (UE) behavior patterns |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341882A (ja) | 1991-02-22 |
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