JPH0341793B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はLSIのテスト方法に関するものであ
り、特に双方向ピンを有するLSIにおいて、スイ
ツチングタイムテストを実現するための有効な方
法を提案するものである。

LSI（Large Scale Integration：大規模集積回
路）は、電子装置の小形化、低価格化、高信頼
化、高性能化を実現するもので、近年急速を遂げ
つつあり、これについての一般的説明は不要であ
ろう。

LSIの急速な普及に伴つて、より重要性を増し
てきた技術のひとつに、LSIのテスト方法があ
る。LSIのテストとは、完成したLSIの各々につ
いて、それらを装置に組込む前に、そのLSI単体
として正常に動作するかどうかを確認するための
方法である。

テストは具体的には、LSIの入力ピンに対し適
当な入力値を与えたときにそれによつてLSIの出
力ピンに発生する出力値を観測し、該出力値が期
待する出力値と一致するかどうかを調べるこによ
り行なわれるのが普通である。

LSIのテストには大別して直流テストと交流テ
ストとがある。直流テストは、入力−出力の細か
な時間関係にはとらわれず、一定の直流レベル入
力をLSIに与えて、その結果としての直流レベル
出力の正しさを調べるものである。直流テストは
主としてLSIの機能の正しさを確認するためのも
のである。

これに対して、交流テストは、LSIに適当な入
力を与えた後それに対応する出力が一定の時間内
に（又は一定の時間後に）出現することを確認す
るものである。したがつて交流テストは、LSIの
入力−出力関係が単に機能としてばかりでなく、
時間軸のうえにおいても正しく動作するかどうか
を調べることになる。交流テストは、又スイツチ
ングタイムテストなどとも呼ばれる。

以上においてLSIのテストについての簡単な説
明を記した。これらの詳細については、既に多く
の文献において紹介されているところであるので
省略する。

本発明は、LSIのうち、その入出力ピンとし
て、双方向ピンを含むものに対して適用されるも
のである。双方向ピンはひとつのピンが入力ピン
および出力ピンの両方として使われるものであ
り、頻繁に用いられる例としては、双方向データ
バスのためのピンなどがある。以下においては第
１図に示すLSIを例として、双方向ピンを含む
LSIにおいては先に述べた意味での「LSIのテス
ト」が従来技術では困難であつたことを説明し、
その後本特許の内容と効果とを説明する。

第１図は演算器を構成するLSI回路のデータ構
造を示すブロツク図である。

第１図における演算動作を説明すると、端子Ａ
より入力されたNbitのデータは入力ゲート２を
介して、レジスタ５およびレジスタ６に入力され
る。レジスタ５、レジスタ６のセツト信号は各々
端子Ｄ、端子Ｅより入力されるので端子Ａにレジ
スタ５又はレジスタ６への入力データが入力され
る時期と、端子Ｄ又は端子Ｅに各レジスタへのセ
ツト信号が入力される時期とは、適当に同期され
る必要がある。

レジスタ５およびレジスタ６にデータが保持さ
れると、それらのデータを入力として、演算器４
において演算が行なわれる。このときの演算の種
類は、具体的には加算、減算、シフトなどであ
り、この種別は端子Ｃより入力される制御信号に
より決定される。演算器４における演算の結果は
信号線７に出力され、これは出力ゲート３を介し
て端子Ａに出力される。

以上の説明から明らかなように、第１図のLSI
回路においては、端子Ａは入力データ用端子であ
ると同時に出力データ用端子でもある。先に述べ
た「双方向ピン」とは、このように入出力を兼用
する端子を意味するものである。

双方向ピンにつながる出力ゲート３について
は、通常そこからの出力が期待されないとき（例
えばレジスタ５が端子Ａを介して外部からの入力
データを取り込もうとするとき）には、いかなる
値の出力をも抑止することができるようになつて
いる。例えばTTL回路であれば、出力ゲート３
は、トライステート（Tri−State）ゲートとい
う種類のものであればよい。端子Ｂより与えられ
る制御信号線８はこのための制御をするものであ
る。即ち制御信号線８に論理値′１′が与えられた
ときには出力ゲート３は開き、信号線７の値がそ
のまま信号線１に出力される。制御信号線８に論
理値′0′が与えられたときには出力ゲート３は閉
じる。即ち出力ゲート３は、存在しないと同じこ
とになり、信号線１に対し何の関与もしない。

上の説明においては端子Ａに与えられる入出力
データはNbitであるとした。Ｎとしては具体的
には４、８、16、32などの数を採ることが多い
が、以下においてはＮ＝16とした場合について述
べるものとする。なお、Ｎ＝16であるということ
は端子Ａ、入力ゲート２、出力ゲート３、信号線
１、信号線７、などが（第１図のうえでは各々１
ヶとして図示されているが）、実際には各々16ヶ
ずつ存在するということである。

以上においては双方向ピンを有するLSIの一例
として演算器LSIを例にとり、その構成と動作に
ついて説明した。以下では、双方向ピンがLSIの
スイツチングタイムテストにおいて生ずる問題点
について、同じく上の例を用いて説明する。

先にも述べたように、LSIのスイツチングタイ
ムテストは、入力ピンに適当な信号を付与した時
点から、しかるべき出力ピンにおいて該入力信号
に対応する出力信号が出現する時点までの時間差
を観測し、それにより、被試験LSIの良否を判定
するのである。

第１図の演算器LSIにおいて、もし出力ゲート
３の出力が端子Ａにではなく、別の端子A′に接
続されているとすれば、該演算回路のスイツチン
グタイムテストとしては次のような簡単でかつ強
力な方法が可能である。以下では第２図に示すタ
イムチヤートによつて説明を行なう。

即ち、まず端子Ａにより入力したデータｘをレ
ジスタ５に設定する。（第２図t₀〜t₁）次に端子
Ｅに論理値′1′を入力したままの状態にすると、
レジスタ６は入力データがそのまま出力データに
通き抜けて流れる、いわゆるスルー（through）
状態になる。（第２図t₂〜）（このことはレジスタ
６の回路構成によつては不可能にもなる。レジス
タ６がトリガ（Trigger）タイプのフリツプフロ
ツプにより構成されていたりすると、上のような
スルー状態は生じない。しかし、その場合にはデ
ータのバイパス路を設けるなどの方法により、身
かけ上のスルー状態を作ることができる。一般に
はLSI内のレジスタはクロツクタイプのフリツプ
フロツプで構成されることが多く、この場合には
スルー状態が実現される。）この状態において、
端子Ａに入力するデータｘを変化させて別の値ｙ
にすると（第２図t₃）ｙは信号線１、入力ゲート
２、レジスタ６を流れて演算器４に入力され、そ
こでレジスタ５のデータｘと演算され、演算結果
Ｚとなつて信号線７に出力され更に出力ゲート３
を経由して端子A′に出力される。（第２図t₄） 以上のことから、もし上の動作において端子Ａ
におけるデータｙの立ち上がり時点t₃から端子
A′におけるデータＺの立ち上がり時点t₄までの時
間差を観測すれば、上に述べた経路における信号
の伝搬遅延時間が測定できることが明らかであろ
う。同様にして初めにレジスタ６にデータを設定
してから、端子Ｄに論理値′１′信号を入力したま
まにしておけば、レジスタ５を経由する演算のデ
ータの伝搬路についても伝搬遅延時間が測定され
る。

もし演算出力が端子Ａでなく、別の端子A′に
出力されていたとすれば、極めて簡単な方法によ
つて、上記演算器LSIの中の全データ経路の伝搬
遅延時間を、LSIの端子における観測によつて測
定し得る。即ち、LSIの中の全データ経路におけ
る交流的な動作異常をLSIの入出力端子における
信号観測によつて検出することが可能である。

ところが、第１図のLSI回路においては端子Ａ
はデータ入力とデータ出力とを兼用する双方向ピ
ンになつている。このようにデータの入出力につ
いて双方向ピンを用いる理由は、専らLSIの入出
力ピンの総数を小さく抑えるためである。特にデ
ータ線は信号数が多い（本例では16とした）の
で、ピン総数を抑えるために、その双方向化が有
効である。LSIのピン数が増大すればLSIの実装
面積が増加してLSIによる高密度実装の効果が低
減されてしまうのである。

端子Ａが双方向ピンであるがゆえに、先に述べ
た如くの簡便にして強力なスイツチングタイムテ
ストが不可能になつてしまうことは明らかであ
る。念のため第２図によつてこれを説明しておく
と、まず端子Ａからデータｘ、ｙを入力するとき
（〜t₃）には、出力ゲート３は閉じておかなくて
はならず、したがつて端子Ｂには値′0′が入力さ
れていなくてはならない。次に端子Ａにおいて演
算結果Ｚを観測するとき（t₄）には出力ゲート３
は開いていなくてはならず、したがつて端子Ｂに
は値′１′が入力されていなくてはならない。即ち
端子Ｂに与えられる入力は時刻t₃からt₄極めて短
かい期間の間に′０′から′１′に変化するように制
御されなくてはならないのであるが、この変化の
時期が早過ぎれば、入力データｙが崩れてしまう
ために出力データＺの確定状態を観測することが
できなくなるし、この変化の時期が遅過ぎれば、
端子Ａにおける出力データＺの確定時期が、端子
Ｂ→出力ゲート３→端子Ａの経路における伝搬遅
延時間で定まつてしまうので求める伝搬遅延時間
が求められない。データビツト間の伝搬遅延時間
のばらつきなどを考えれば、上の問題点を解決す
るような最適な端子Ｂの信号変化時刻を見出すこ
とは実際問題としては不可能であることは明らか
であろう。

本発明は、双方向ピンを有するLSIにおける上
の問題点を除去し、先に述べたような、双方向ピ
ンを持たないLSIに適用できる。簡単にして強力
なスイツチングタイムテストを、双方向ピンを有
するLSIにおいても、同様にして適用可能とする
方法を提供するものである。以下ではこれまでの
説明に用いた第１図の例を用いて本発明の実施例
を説明する。

本発明を、第１図の演算器LSIに適用するとき
そのための回路変更は極めて少ない。即ち、第１
図における出力ゲート３および端子Ｂの部分は、
これを詳細に見れば第３図ａに示すようにＮ＝16
ヶの出力ゲート３が並び、これに端子Ｂからの制
御信号線８が共通に接続されている。本発明を適
用するための回路機能の第１点は、この部分につ
いて、第３図ｂに示すように出力ゲート３を、例
えば８ヶずつの２グループに分割し、端子Ｂも
B′とB″との２端子に分けて、各々を接続すれば
よい。本発明の適用するための回路機能の第２点
は、演算器４において、端子Ｃに適当な信号C₀
を付与したとき、第４図に示す如く、演算器の両
側の入力の各16bitのうち前半の8bitと後半の8bit
とを入れ替えて、演算する機能を保有させること
である。

第４図において、 １ a₀、a₁、b₀、b₁は各々8bitの２進数を示す ２ ＊は特定の演算を示す ３ 例えばb₀＝b₁＝all′0′のとき上の演算はＬ側
入力についての8bit循環シフトを示す しかしこの回路機能は、通常の演算器が具備す
る普遍的な機能であり、（例えば8bitの循環シフ
ト機能などもこの種の演算の一例である）本発明
の適用のために特に用意しなくてはならないこと
は少ない。

第１図の演算器LSIについて、上の２点の回路
機能を付加した時には、以下の動作例のようにし
て、本LSIのスイツチングタイムテストを容易に
実現することが可能である。

即ち先に、双方向ピンを有さないLSIのテスト
方法について、第２図のタイムチヤートに沿つて
述べたのと同じ方法によつて、まずレジスタ５に
データを設定した後、端子B′に論理値′０′を、
端子B″に論理値′１′を付加する。この状態にお
いては、端子Ａにおける16ヶの双方向ピンのうち
上位８ヶは入力ピンとなり、下位８ヶは出力ピン
となる。ここで第２図のt₂以後の動作を行なわせ
るのであるが、このとき端子Ｃには演算器４の制
御信号として、第４図に示した演算機能を指示す
る信号C₀即ち、演算数の上半部を出力において
は下半部に移す動作を含む機能を指示する信号を
与える。また入力データは、端子Ａの上位8bitに
与えその結果の出力データ信号は端子Ａの下位
8bitにおいて観測する。

以上のようにすれば、これまでの説明から明ら
かなように、端子Ａの上位8bitから入力されたデ
ータはレジスタ６を介して演算器４に入力された
後、その演算結果が演算器の下位8bitに出力され
て、出力ゲート３を介して端子Ａの下位8bitに出
力される。したがつて端子Ａの上位8bitへのデー
タ入力と、下位8bitからのデータ出力とを観測す
れば、上に述べた経路での交流的な動作特性がテ
ストできることは明らかである。

上に述べたと同様にして、端子B′に′１′、端
子B″に′０′を与えれば、端子Ａの下位を入力と
し上位を出力とするデータ経路についてのテスト
が可能となる。またレジスタ５を介するデータ経
路についてのテストも同様な方法で実現されるこ
とは明らかである。

以上の実施例を通じて、本発明によれば、双方
向性データピンを有するLSIについても、先に説
明したような、データを入力してから出力するま
での短い期間に出力ゲート３の制御信号を切り換
えなくてはならないというやつかいな問題をまつ
たく生じずに、双方向ピンでないのと同様な簡単
さで、LSI内部のデータ経路について、スイツチ
ングタイムテストが実現できることが明らかにな
つた。

以上の実施例においては、入力データの上半部
と下半部の入替えは演算器で行なうものであつた
が、この入替えを専用の回路により行なうことも
当然考えられる。また本発明の適用の対象となる
LSIが演算器LSIに限定されないことも明らかで
ある。更に、これまでの説明は専らスイツチング
タイムテスト（交流テスト）について述べてきた
ものであるが、スイツチングタイムテストが可能
であれば直流テストも当然可能である。

以上により本発明は、双方向ピンを有するLSI
について、きわめて簡単な回路方法により、強力
なテスト手段を実現せしめるものであり、その効
果は多大である。

【図面の簡単な説明】

第１図は演算器LSIの内部構成を示すブロツク
図であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅは入出力端子、
２，３はゲート、５，６はレジスタ、４は演算
器、１，７，８は信号線を示す。 第２図は、第１図のLSIについてスイツチング
タイムテストを行なうときのタイムチヤート例で
ある。第３図は第１図のLSIについて本発明を実
施するために付加すべき回路機能の第１点を示す
ブロツク図であり、ａは従来技術による回路、ｂ
はそれに対応する本発明の実施例を示す。 第４図は第１図のLSIについて、本発明を実施
するために付加すべき回路機能の第２点を示し、
演算器の機能を説明する図である。

Claims (1)

【特許請求の範囲】
1. １ 通常動作時には同時に入力端子、或は出力端
   子として機能する複数の双方向性入出力端子を有
   する集積回路において、前記複数の双方向性入出
   力端子を第１、及び第２の端子群に分け、一方の
   端子群を入力状態、他方を出力状態とする切換回
   路と、前記一方の端子群からの入力信号に対する
   応答を前記他方の端子群に移し替える入替回路と
   を前記集積回路に設け、前記切換回路により前記
   一方の端子群を入力、前記他方の端子群を出力と
   し、前記一方の端子群から入力した信号に対する
   応答を前記入替回路により前記他方の端子群から
   出力せしめることにより前記集積回路の試験を行
   なうことを特徴とする集積回路の試験方式。