JPH0341731A - 酸化シリコン膜の形成方法 - Google Patents
酸化シリコン膜の形成方法Info
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- JPH0341731A JPH0341731A JP17656289A JP17656289A JPH0341731A JP H0341731 A JPH0341731 A JP H0341731A JP 17656289 A JP17656289 A JP 17656289A JP 17656289 A JP17656289 A JP 17656289A JP H0341731 A JPH0341731 A JP H0341731A
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- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 9
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、酸化シリコン膜の形成方法に関するものであ
り、特には、テトラエトキシシラン(TE01)とオシ
7 (Os )とを用いたCVD法により酸化シリコン
膜を形成する方法の改良に関するものである。
り、特には、テトラエトキシシラン(TE01)とオシ
7 (Os )とを用いたCVD法により酸化シリコン
膜を形成する方法の改良に関するものである。
〈従来の技術、発明が解決しようとする課題〉TE01
(Si(0−C2H5)4 )は約600℃以上熱 の高温でないと、分解(Si(0−C2HTf)41−
”Si[2+20(C2N5 )2 ) L、SiOx
を生成しないが。
(Si(0−C2H5)4 )は約600℃以上熱 の高温でないと、分解(Si(0−C2HTf)41−
”Si[2+20(C2N5 )2 ) L、SiOx
を生成しないが。
03の補助により、約400°Cという低温でも分解し
、凹凸のある半導体基板上にもコンホーマルに酸化ンリ
コン膜(SiOx膜)が形成される。しかし、その膜質
は不安定であり、膜中に多量のOH成分を含み、その後
に、約900℃のN2アニール処理を行うと、膜厚が約
13%も減少(膜収縮)する。この膜収縮によって、膜
付けが行われた半導体基板にもダメージ(結晶欠陥)が
生じるつそのため、このTE01−03による低温での
酸化シリコン膜は、例えば、MOSトランジスタ・ゲー
ト部のサイドウオール形成材料としては不適となるO しかしながら、ウェノ・−枚当りの処理能力(時間)、
量産性を考えると、このTE01−03による酸化シリ
コン膜をゲート部のサイドウ2−)し形成材料に適用す
ることは、現在使用されているイ也の材料(例えば、H
TO膜(S iH4+N20)又はTE01(700〜
800℃)ヲ用イた減圧CVDによる酸化シリコン膜)
と比べて、その膜成長速度が約20〜30倍速いという
理由から、ウニ・・−枚当勺の工程処理時間を犬きく短
縮できるというメリットがあり、その価値は大きい。
、凹凸のある半導体基板上にもコンホーマルに酸化ンリ
コン膜(SiOx膜)が形成される。しかし、その膜質
は不安定であり、膜中に多量のOH成分を含み、その後
に、約900℃のN2アニール処理を行うと、膜厚が約
13%も減少(膜収縮)する。この膜収縮によって、膜
付けが行われた半導体基板にもダメージ(結晶欠陥)が
生じるつそのため、このTE01−03による低温での
酸化シリコン膜は、例えば、MOSトランジスタ・ゲー
ト部のサイドウオール形成材料としては不適となるO しかしながら、ウェノ・−枚当りの処理能力(時間)、
量産性を考えると、このTE01−03による酸化シリ
コン膜をゲート部のサイドウ2−)し形成材料に適用す
ることは、現在使用されているイ也の材料(例えば、H
TO膜(S iH4+N20)又はTE01(700〜
800℃)ヲ用イた減圧CVDによる酸化シリコン膜)
と比べて、その膜成長速度が約20〜30倍速いという
理由から、ウニ・・−枚当勺の工程処理時間を犬きく短
縮できるというメリットがあり、その価値は大きい。
本発明は上記の点に鑑みてなされたものであり、TE0
1と03を用いたCVD法による酸化シリコン膜を、例
えば、MOSトランジスタ・ゲート部のサイドウオール
形成材料に適用することを可能とする方法を提供するも
のである。
1と03を用いたCVD法による酸化シリコン膜を、例
えば、MOSトランジスタ・ゲート部のサイドウオール
形成材料に適用することを可能とする方法を提供するも
のである。
く課題を解決するための手段〉
本発明の酸化シリコン膜の形成方法は、テトラエトキシ
シランとオゾンとを用いたCVD法によυ酸化シリコン
膜を堆積した後、引き続いて、オゾン雰囲気中又は酸素
プラズマ中にてアニール処理を行うことを特徴とするも
のである。
シランとオゾンとを用いたCVD法によυ酸化シリコン
膜を堆積した後、引き続いて、オゾン雰囲気中又は酸素
プラズマ中にてアニール処理を行うことを特徴とするも
のである。
く作用〉
上記03雰囲気中でのアニール、又は02プラズマ中で
のアニールを行うことによって、 TE01−03で形
成された酸化シリコン膜中のOH成分を減少させ、約9
00℃(高温)熱処理を受けた後での脱取縮量も減少さ
せることができる。更に、このことによって、最終的に
は、半導体基板に与えるダメージ(結晶欠陥)の発生も
減少させることができる。本発明のTE01−Oaによ
る酸化シリコン膜形成方法によれば、ウエノ・−処理能
力(スループット)の面でも犬きく改善できる。
のアニールを行うことによって、 TE01−03で形
成された酸化シリコン膜中のOH成分を減少させ、約9
00℃(高温)熱処理を受けた後での脱取縮量も減少さ
せることができる。更に、このことによって、最終的に
は、半導体基板に与えるダメージ(結晶欠陥)の発生も
減少させることができる。本発明のTE01−Oaによ
る酸化シリコン膜形成方法によれば、ウエノ・−処理能
力(スループット)の面でも犬きく改善できる。
〈実施例〉
以下、本発明の詳細な説明する。
(D 酸化シ11コン膜の堆積工程
0デボ温度 390℃〜430″C(温度は高い程良い
) 0デボ圧力 60Torr 〜100Torr(圧力は
高い程良い) 0ガス流量 TE01(37°Cガス)−1000〜1
200 SCCM 03(”’/ :約50000ppm)3 ・・2400〜3000SCCM (03流量ばTEO5流量に対 して多く流す方が良い) ■ 03アニール処理工程、又は02プラズマ処理工程 酸化シリコン膜堆積後、同一チャンバー内で、約5〜1
0分間、03 を約30005CCM以上流すか、又は
02プラズマ放電中に放置する。温度430℃(温度は
高い程良い)。
) 0デボ圧力 60Torr 〜100Torr(圧力は
高い程良い) 0ガス流量 TE01(37°Cガス)−1000〜1
200 SCCM 03(”’/ :約50000ppm)3 ・・2400〜3000SCCM (03流量ばTEO5流量に対 して多く流す方が良い) ■ 03アニール処理工程、又は02プラズマ処理工程 酸化シリコン膜堆積後、同一チャンバー内で、約5〜1
0分間、03 を約30005CCM以上流すか、又は
02プラズマ放電中に放置する。温度430℃(温度は
高い程良い)。
例えば、第1図に示す実験結果(膜堆積後の037ニー
ル処理の効果)によると、03アニール処理によつ、酸
化シリコン膜中に残留するO−H成分は、O−H/5i
−0(FT−I R分析にかけるスペクトル強度比)で
、03アニール処理をしないものに比べて約10%小さ
くなる。また、900’CでのN2雰囲気中でのアニー
ル処理前後の膜収縮率は、(アニール前膜厚−アニール
後膜厚)/(アニール前膜厚)X100の値の比較に釦
いて、約996改善される。!た、膜収縮率が小さい方
が、下地基板に対しての、結晶欠陥発生などの悪影響が
少ないという関係がある。
ル処理の効果)によると、03アニール処理によつ、酸
化シリコン膜中に残留するO−H成分は、O−H/5i
−0(FT−I R分析にかけるスペクトル強度比)で
、03アニール処理をしないものに比べて約10%小さ
くなる。また、900’CでのN2雰囲気中でのアニー
ル処理前後の膜収縮率は、(アニール前膜厚−アニール
後膜厚)/(アニール前膜厚)X100の値の比較に釦
いて、約996改善される。!た、膜収縮率が小さい方
が、下地基板に対しての、結晶欠陥発生などの悪影響が
少ないという関係がある。
寸た、03アニール処理同様に、02プラズマ処理でも
同様の効果が得られる。
同様の効果が得られる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、TE01
−o3による低温での酸化シリコン膜を、例えば、トラ
ンジスタ・ゲート部のサイドウオール形成材料に適用す
ることができ、半導体製造に於けるつ!−バー処理能力
(スルーブツト)の大幅な改善をはかることができるも
のである。
−o3による低温での酸化シリコン膜を、例えば、トラ
ンジスタ・ゲート部のサイドウオール形成材料に適用す
ることができ、半導体製造に於けるつ!−バー処理能力
(スルーブツト)の大幅な改善をはかることができるも
のである。
第1図は実験結果を示す図である。
Claims (1)
- 1、テトラエトキシシランとオゾンとを用いたCVD法
により酸化シリコン膜を堆積した後、引き続いて、オゾ
ン雰囲気中又は酸素プラズマ中にてアニール処理を行う
ことを特徴とする、酸化シリコン膜の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17656289A JPH0341731A (ja) | 1989-07-07 | 1989-07-07 | 酸化シリコン膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17656289A JPH0341731A (ja) | 1989-07-07 | 1989-07-07 | 酸化シリコン膜の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0341731A true JPH0341731A (ja) | 1991-02-22 |
Family
ID=16015742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17656289A Pending JPH0341731A (ja) | 1989-07-07 | 1989-07-07 | 酸化シリコン膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0341731A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0729897A (ja) * | 1993-06-25 | 1995-01-31 | Nec Corp | 半導体装置の製造方法 |
US5403630A (en) * | 1992-10-27 | 1995-04-04 | Kabushiki Kaisha Toshiba | Vapor-phase growth method for forming S2 O2 films |
CN102456566A (zh) * | 2011-10-12 | 2012-05-16 | 上海华力微电子有限公司 | 一种低温二氧化硅的处理方法 |
US8344378B2 (en) | 2009-06-26 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
-
1989
- 1989-07-07 JP JP17656289A patent/JPH0341731A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5403630A (en) * | 1992-10-27 | 1995-04-04 | Kabushiki Kaisha Toshiba | Vapor-phase growth method for forming S2 O2 films |
JPH0729897A (ja) * | 1993-06-25 | 1995-01-31 | Nec Corp | 半導体装置の製造方法 |
US8344378B2 (en) | 2009-06-26 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
US8956934B2 (en) | 2009-06-26 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
CN102456566A (zh) * | 2011-10-12 | 2012-05-16 | 上海华力微电子有限公司 | 一种低温二氧化硅的处理方法 |
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