JPH0336652A - チャネル装置 - Google Patents
チャネル装置Info
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- JPH0336652A JPH0336652A JP16986389A JP16986389A JPH0336652A JP H0336652 A JPH0336652 A JP H0336652A JP 16986389 A JP16986389 A JP 16986389A JP 16986389 A JP16986389 A JP 16986389A JP H0336652 A JPH0336652 A JP H0336652A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 13
- 230000015654 memory Effects 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 claims description 12
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- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 102100035087 Ectoderm-neural cortex protein 1 Human genes 0.000 description 2
- 101000877456 Homo sapiens Ectoderm-neural cortex protein 1 Proteins 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛〔概 要〕
チャネル装置であって、同期転送が可能であり、かつ転
送要求を送出する側の装置が転送応答信号の受信に先行
して送出可能な転送要求信号の数を予め取り決めること
が可能なインタフェースをサポートするチャネル装置に
関し、 チャネル装置内部、若しくはチャネル装置と主記憶装置
との間におけるデータ送受の遅延によるデータ・オーバ
ーランの発生を抑止することを目的とし、 主記憶装置と外部装置の間に接続されるチャネル装置で
あって、同期転送が可能であり、かつ転送要求を送出す
る側の装置が転送応答信号の受信に先行して退出可能な
転送要求信号の数を予め取り決めることが可能なインタ
フェースをサポートするチャネル装置において、前記転
送データを一時的に格納するバッファ手段と、転送要求
信号の受信数と転送応答信号の送出数の差を記憶するス
タック手段と、前記バッファ手段に格納されている転送
データ数と前記スタック手段の記憶数を監視する監視手
段とを備え、前記監視手段により前記バッファ手段の格
納状態とスタック手段の記憶数を監視して前記主記憶装
置と外部装置との間のデータ転送を制御するように構成
する。
送要求を送出する側の装置が転送応答信号の受信に先行
して送出可能な転送要求信号の数を予め取り決めること
が可能なインタフェースをサポートするチャネル装置に
関し、 チャネル装置内部、若しくはチャネル装置と主記憶装置
との間におけるデータ送受の遅延によるデータ・オーバ
ーランの発生を抑止することを目的とし、 主記憶装置と外部装置の間に接続されるチャネル装置で
あって、同期転送が可能であり、かつ転送要求を送出す
る側の装置が転送応答信号の受信に先行して退出可能な
転送要求信号の数を予め取り決めることが可能なインタ
フェースをサポートするチャネル装置において、前記転
送データを一時的に格納するバッファ手段と、転送要求
信号の受信数と転送応答信号の送出数の差を記憶するス
タック手段と、前記バッファ手段に格納されている転送
データ数と前記スタック手段の記憶数を監視する監視手
段とを備え、前記監視手段により前記バッファ手段の格
納状態とスタック手段の記憶数を監視して前記主記憶装
置と外部装置との間のデータ転送を制御するように構成
する。
本発明は、チャネル装置であって、同期転送が可能であ
り、かつ転送要求を送出する側の装置が転送応答信号の
受信に先行して送出可能な転送要求信号の敗を予め取り
決めることが可能なインタフェースをサポートするチャ
ネル装置に関する。
り、かつ転送要求を送出する側の装置が転送応答信号の
受信に先行して送出可能な転送要求信号の敗を予め取り
決めることが可能なインタフェースをサポートするチャ
ネル装置に関する。
チャネル装置とこれに接続される装置との間におけるデ
ータ転送の高速化のために同期転送が広く使用されてい
る。又、同期転送時に、転送要求を送出する側は、転送
応答信号の受信に先行して複数個の転送要求信号を送出
することも可能になっている。
ータ転送の高速化のために同期転送が広く使用されてい
る。又、同期転送時に、転送要求を送出する側は、転送
応答信号の受信に先行して複数個の転送要求信号を送出
することも可能になっている。
しかしながら、このような転送応答信号の受信に先行し
た複数個の転送要求信号の送出によって、チャネル装置
内部、チャネル装置と主記憶装置との間でデータ送受の
遅延が原因で、データ・オーバーランが発生する。従っ
て、このデータ・オーバーランを出来るだけ抑止する必
要がある。
た複数個の転送要求信号の送出によって、チャネル装置
内部、チャネル装置と主記憶装置との間でデータ送受の
遅延が原因で、データ・オーバーランが発生する。従っ
て、このデータ・オーバーランを出来るだけ抑止する必
要がある。
従来のチャネル装置において、そのチャネル装置が同期
転送が可能であり、かつ転送要求を送出する側の装置が
転送応答信号の受信に先行して送出する転送要求信号の
数を予め取決めできるインタフェースをサポートするも
のであっても、転送要求信号の受信数と転送応答信号の
送出数の差を記憶するようなスタックは備えら′れてい
ない。この場合、例えば、チャネル装置内部に設けであ
るデータバッファを大容量のものにしても、チャネル装
置と主記憶装置との間での転送データの送受の遅延を完
全に緩和することは不可能であった。
転送が可能であり、かつ転送要求を送出する側の装置が
転送応答信号の受信に先行して送出する転送要求信号の
数を予め取決めできるインタフェースをサポートするも
のであっても、転送要求信号の受信数と転送応答信号の
送出数の差を記憶するようなスタックは備えら′れてい
ない。この場合、例えば、チャネル装置内部に設けであ
るデータバッファを大容量のものにしても、チャネル装
置と主記憶装置との間での転送データの送受の遅延を完
全に緩和することは不可能であった。
この遅延のため、転送要求を受信した直後に転送応答信
号を送出することができず、複数個の転送要求信号に対
して無応答の状態になることがある。
号を送出することができず、複数個の転送要求信号に対
して無応答の状態になることがある。
このようにチャネル装置と主記憶装置との間での転送デ
ータの送受の遅延をチャネル装置内部のデータバッファ
により緩和できなかった場合、転送要求信号の受信数に
等しいだけの転送応答信号を送出できず、データ・オー
バーランが発生するという問題があった。
ータの送受の遅延をチャネル装置内部のデータバッファ
により緩和できなかった場合、転送要求信号の受信数に
等しいだけの転送応答信号を送出できず、データ・オー
バーランが発生するという問題があった。
本発明の目的はチャネル装置と主記憶装置の間での転送
データの送受の遅延に対し、転送要求信号の受信数に等
しいだけの転送応答信号を送出することを可能とし、チ
ャネル装置を含むデータ処理装置側が原因となるデータ
、オーバーランの発生を抑止することができるチャネル
装置を提供することにある。
データの送受の遅延に対し、転送要求信号の受信数に等
しいだけの転送応答信号を送出することを可能とし、チ
ャネル装置を含むデータ処理装置側が原因となるデータ
、オーバーランの発生を抑止することができるチャネル
装置を提供することにある。
第１図は本発明の原理構成図である。図において、ｌは
チャネル装置であり、バス８を介して主記憶装置ＭＳＵ
に接続されている。又、バス９を介して外部装置ＥＸに
接続されている。２は転送データを一時的に格納するバ
ッファメモリであり、バス制御回路５の制御のもとに外
部装置ＥＸとの間でデータの送受を行う。７は外部装置
ＥＸからの転送要求信号Ｓｌを検出する検出回路であり
、６は転送応答信号Ｓ２を送出する送出回路である。４
は転送要求信号Ｓ１の受信数上転送応答信号“Ｓ２の送
出数の差を記憶するスタック回路である。３はバッファ
２に格納されているデータ数とスタック回路４の値との
状態を監視する監視回路である。
チャネル装置であり、バス８を介して主記憶装置ＭＳＵ
に接続されている。又、バス９を介して外部装置ＥＸに
接続されている。２は転送データを一時的に格納するバ
ッファメモリであり、バス制御回路５の制御のもとに外
部装置ＥＸとの間でデータの送受を行う。７は外部装置
ＥＸからの転送要求信号Ｓｌを検出する検出回路であり
、６は転送応答信号Ｓ２を送出する送出回路である。４
は転送要求信号Ｓ１の受信数上転送応答信号“Ｓ２の送
出数の差を記憶するスタック回路である。３はバッファ
２に格納されているデータ数とスタック回路４の値との
状態を監視する監視回路である。
このような構成において、スタック回路４は、検出回路
７にて転送要求信号Ｓ１を受信した時に送出する検出信
号Ｓ３によりカウント・アップし、送出回路６にて転送
応答信号Ｓ２を送出した時に発する送出信号Ｓ４により
カウント・ダウンする。
７にて転送要求信号Ｓ１を受信した時に送出する検出信
号Ｓ３によりカウント・アップし、送出回路６にて転送
応答信号Ｓ２を送出した時に発する送出信号Ｓ４により
カウント・ダウンする。
監視回路３はバッファ２内の転送データ数を調査し、バ
ス９を介して外部装置ＥＸヘデータを送出する場合はバ
ッファ２の領域に充分なデータが存在することを確認し
、外部装置ＥＸからデータを受ける場合はバッファ２に
充分な空き領域が有ることを確認する。さらに状態信号
Ｓ５によりスタック回路４の状態を調査し、状態信号Ｓ
５が転送応答信号Ｓ２の送出の可能な値を示していれば
送出指示信号Ｓ７により送出回路６に転送応答信号Ｓ２
の送出を指示し、また、制御指示信号Ｓ８によりバス制
御回路５に対しバス９の制御を指示する。
ス９を介して外部装置ＥＸヘデータを送出する場合はバ
ッファ２の領域に充分なデータが存在することを確認し
、外部装置ＥＸからデータを受ける場合はバッファ２に
充分な空き領域が有ることを確認する。さらに状態信号
Ｓ５によりスタック回路４の状態を調査し、状態信号Ｓ
５が転送応答信号Ｓ２の送出の可能な値を示していれば
送出指示信号Ｓ７により送出回路６に転送応答信号Ｓ２
の送出を指示し、また、制御指示信号Ｓ８によりバス制
御回路５に対しバス９の制御を指示する。
従って、バス８において主記憶装置Ｍ Ｓ Ｕとの間の
データ転送が遅延し、バッファ２がフル又はエンプティ
状態になったとき、或いはこれらの状態になりそうな場
合は、監視回路３により転送応答を抑止し、その間に受
信した転送要求信号Ｓ１の数をスタック回路４に記憶で
きるため、バッファ２のデータ送受が可能になったとき
に転送要求信号Ｓ１の受信数に等しい転送応答信号Ｓ２
を送出することかでき、データ・オーバーランの発生を
抑止することができる。
データ転送が遅延し、バッファ２がフル又はエンプティ
状態になったとき、或いはこれらの状態になりそうな場
合は、監視回路３により転送応答を抑止し、その間に受
信した転送要求信号Ｓ１の数をスタック回路４に記憶で
きるため、バッファ２のデータ送受が可能になったとき
に転送要求信号Ｓ１の受信数に等しい転送応答信号Ｓ２
を送出することかでき、データ・オーバーランの発生を
抑止することができる。
第２図は第１図１Ｉ或の動作を示すフローチャートであ
る。以下コマンドは主記憶装置ＭＳＵから外部装置ＥＸ
へ転送する場合をライト・コマンド、外部装置ＥＸから
主記憶装置ＭＳＵに転送する場合をリード・コマンドと
する。上述のようにバス８でデータ転送の遅延が発生す
ると（１）、ライト・コマンド時においてバッファ内の
データ数がｎ未満（ｎは転送要求信号と転送応答信号Ｓ
２の１組により転送されるデータ幅）のとき（２）、又
は、リード・コマンド時においてバッファ内のデータ数
がＮ−ｎＸｍを越えるとき（３）（Ｎはバッファ２の容
量、ｎは上述と同様、ｍは外部装置が転送応答信号Ｓ２
の受信に先行して送出できる転送要求信号Ｓｌの数であ
り、予め取り決められた数）、監視回路３は転送応答の
抑止を行う（４）。外部装置ＥＸは転送要求信号Ｓ１の
送出数と転送応答信号Ｓ２の受信数の差がｍとなったと
き転送要求信号Ｓ１の送出を中止する（５）。その後、
バス８のデータ転送の遅延は治癒しく６）、ライト・コ
マンド時ではバッファ内のデータ数がｎ以上となり（７
）、又は、リード・コマンド時ではバッファ内のデータ
数がＮ−ｎＸｍ以下となり（８）、転送応答を再開しく
９）、さらに、外部装置ＥＸは転送要求信号Ｓ１の送出
を再開するＣＩＧｏここで、ライト・コマンド時の「ｎ
」、およびリード・コマンド時の「Ｎ−ｎｘｍ」は、バ
ッファ２を最大限有効に使用する為の値であり、これに
余裕を持たせた値を使用してもよい。
る。以下コマンドは主記憶装置ＭＳＵから外部装置ＥＸ
へ転送する場合をライト・コマンド、外部装置ＥＸから
主記憶装置ＭＳＵに転送する場合をリード・コマンドと
する。上述のようにバス８でデータ転送の遅延が発生す
ると（１）、ライト・コマンド時においてバッファ内の
データ数がｎ未満（ｎは転送要求信号と転送応答信号Ｓ
２の１組により転送されるデータ幅）のとき（２）、又
は、リード・コマンド時においてバッファ内のデータ数
がＮ−ｎＸｍを越えるとき（３）（Ｎはバッファ２の容
量、ｎは上述と同様、ｍは外部装置が転送応答信号Ｓ２
の受信に先行して送出できる転送要求信号Ｓｌの数であ
り、予め取り決められた数）、監視回路３は転送応答の
抑止を行う（４）。外部装置ＥＸは転送要求信号Ｓ１の
送出数と転送応答信号Ｓ２の受信数の差がｍとなったと
き転送要求信号Ｓ１の送出を中止する（５）。その後、
バス８のデータ転送の遅延は治癒しく６）、ライト・コ
マンド時ではバッファ内のデータ数がｎ以上となり（７
）、又は、リード・コマンド時ではバッファ内のデータ
数がＮ−ｎＸｍ以下となり（８）、転送応答を再開しく
９）、さらに、外部装置ＥＸは転送要求信号Ｓ１の送出
を再開するＣＩＧｏここで、ライト・コマンド時の「ｎ
」、およびリード・コマンド時の「Ｎ−ｎｘｍ」は、バ
ッファ２を最大限有効に使用する為の値であり、これに
余裕を持たせた値を使用してもよい。
第３図は本発明の一実施例詳細ブロック図である。転送
データを格納するデータバッファＤＢＦは主記憶装置Ｍ
ＳＵ及び外部装置ＥＸとデータバスＤＢで接続されてい
る。データバッファＤＢＦにはアドレスを示す２つのレ
ジスタＭＢＡ、ＩＢへが設けられている。レジスタＭＢ
Ａは主記憶装置ＭＳＵとの間でデータを送受する時に使
用するアドレスを示すレジスタであり、送受する毎に値
Ｘが加算される。ＩＢＡは外部装置ＥＸとの間でデータ
を送受する時に使用するアドレスを示すレジスタであり
、送受する毎に一度に転送するデータ幅ｎが加算される
。
データを格納するデータバッファＤＢＦは主記憶装置Ｍ
ＳＵ及び外部装置ＥＸとデータバスＤＢで接続されてい
る。データバッファＤＢＦにはアドレスを示す２つのレ
ジスタＭＢＡ、ＩＢへが設けられている。レジスタＭＢ
Ａは主記憶装置ＭＳＵとの間でデータを送受する時に使
用するアドレスを示すレジスタであり、送受する毎に値
Ｘが加算される。ＩＢＡは外部装置ＥＸとの間でデータ
を送受する時に使用するアドレスを示すレジスタであり
、送受する毎に一度に転送するデータ幅ｎが加算される
。
データバッファＤＢＦ内に格納されたデータの量はレジ
スタＭＢＡとＩＢＡの差で表されるので減算回路ＳＵＢ
で演算を行い、そしてコマンドを格納するコマンドレジ
スタＣＭＤの値とエンコーダＥＮＣ１とにより信号Ｅを
発生する。
スタＭＢＡとＩＢＡの差で表されるので減算回路ＳＵＢ
で演算を行い、そしてコマンドを格納するコマンドレジ
スタＣＭＤの値とエンコーダＥＮＣ１とにより信号Ｅを
発生する。
前述のように、Ｎをバッファ２の容量、ｎを転送要求信
号Ａと転送応答信号Ｂの１組により転送されるデータ幅
、ｍを外部装置ＥＸが転送応答信号Ｂの受信に先行して
送出できる転送要求信号Ａの数であり予め取り決められ
た数、とすると、エンコーダＥＮＣ１は、ライト・コマ
ンド時にはデータ・バッファ内のデータ数がｎ以上の時
のみ信号Ｅを「１」にし、リード・コマンド時にはデー
タ・バッファＤＢＦ内のデータ数がＮ−ｎＸｍ以下の時
のみ信号Ｅを「１」にする。
号Ａと転送応答信号Ｂの１組により転送されるデータ幅
、ｍを外部装置ＥＸが転送応答信号Ｂの受信に先行して
送出できる転送要求信号Ａの数であり予め取り決められ
た数、とすると、エンコーダＥＮＣ１は、ライト・コマ
ンド時にはデータ・バッファ内のデータ数がｎ以上の時
のみ信号Ｅを「１」にし、リード・コマンド時にはデー
タ・バッファＤＢＦ内のデータ数がＮ−ｎＸｍ以下の時
のみ信号Ｅを「１」にする。
ＳＴＫは転送要求信号Ａの受信数と、転送応答信号Ｂの
送出数の差を記憶するレジスタであり、転送要求信号へ
の立上がりをタグ・イン制御回路（送出回路６に相当）
ＴＩＣにより検出すると「＋１」され、タグ・アウト制
御回路（検出回路７に相当）ＴＯＣにより転送応答信号
Ｂを送出すると「−１」される。尚、両方同時に起こっ
たとき、又は両方とも無い時は「±０」である。
送出数の差を記憶するレジスタであり、転送要求信号へ
の立上がりをタグ・イン制御回路（送出回路６に相当）
ＴＩＣにより検出すると「＋１」され、タグ・アウト制
御回路（検出回路７に相当）ＴＯＣにより転送応答信号
Ｂを送出すると「−１」される。尚、両方同時に起こっ
たとき、又は両方とも無い時は「±０」である。
エンコーダＥＣＮ２はレジスタＳＴＫの値Ｃが「１」以
上のときのみ信号りを「ｌ」にする。信号Ｆは信号りと
信号Ｅの論理積ＡＮＤによる信号であり、タグ・アウト
制御回路ＴＯＣに人力され転送応答信号Ｂのイネーブル
信号となる。さらに信号Ｆはバス制御回路ＢＣに入力さ
れ、コマンドレジスタＣＭＤがライト・コマンドのとき
は主記憶装置から外部装置に送出するデータのイネーブ
ル信号となる。
上のときのみ信号りを「ｌ」にする。信号Ｆは信号りと
信号Ｅの論理積ＡＮＤによる信号であり、タグ・アウト
制御回路ＴＯＣに人力され転送応答信号Ｂのイネーブル
信号となる。さらに信号Ｆはバス制御回路ＢＣに入力さ
れ、コマンドレジスタＣＭＤがライト・コマンドのとき
は主記憶装置から外部装置に送出するデータのイネーブ
ル信号となる。
第４図は第３図構成の信号Ａ−Ｆのタイミングチャート
である。ここで、外部装置が転送応答信号の受信に先行
して送出できる転送要求信号Ａの数であり予め取り決め
られた数であるｍをｍ＝３とし、外部装置ＥＸとの間の
信号遅延は無いものとする。レジスタＳＴＫの値Ｃは転
送要求信号Ａの検出により「＋１」され、転送応答信号
Ｂの送出により「−１コされる。主記憶装置ＭＳＵとデ
ータ・バッファＤＢＦの間で転送が遅延し、図中の「ア
」の時点で信号Ｅが「０」になると、転送応答信号Ｂの
送出は点線で示すように抑止される。
である。ここで、外部装置が転送応答信号の受信に先行
して送出できる転送要求信号Ａの数であり予め取り決め
られた数であるｍをｍ＝３とし、外部装置ＥＸとの間の
信号遅延は無いものとする。レジスタＳＴＫの値Ｃは転
送要求信号Ａの検出により「＋１」され、転送応答信号
Ｂの送出により「−１コされる。主記憶装置ＭＳＵとデ
ータ・バッファＤＢＦの間で転送が遅延し、図中の「ア
」の時点で信号Ｅが「０」になると、転送応答信号Ｂの
送出は点線で示すように抑止される。
外部装置ＥＸは転送応答信号Ｂの抑止後も転送要求信号
Ａを送出するが、転送応答信号Ｂの受信に、先行した転
送要求信号Ａの退出数ｍが、予め取り決められた値の「
３」になると「イ」の時点で送出を中止する。ＱＪ降、
データ転送は中断状態となっている。しかし、やがて主
記憶装置ＭＳＵとの間でデータ転送の遅延が治癒される
と、「つ」の時点で信号Ｅが「１」となり、チャネル装
置は転送応答信号Ｂの送出を再開し、これを受けて外部
装置も転送要求信号Ａの送出を再開する。「オ」の時点
で外部装置ＥＸは転送要求信号Ａの送出を中止するが、
チャネル装置は信号りが「１」の間、転送応答信号Ｂの
退出を継続し、「力」の時点でデータ転送は終了する。
Ａを送出するが、転送応答信号Ｂの受信に、先行した転
送要求信号Ａの退出数ｍが、予め取り決められた値の「
３」になると「イ」の時点で送出を中止する。ＱＪ降、
データ転送は中断状態となっている。しかし、やがて主
記憶装置ＭＳＵとの間でデータ転送の遅延が治癒される
と、「つ」の時点で信号Ｅが「１」となり、チャネル装
置は転送応答信号Ｂの送出を再開し、これを受けて外部
装置も転送要求信号Ａの送出を再開する。「オ」の時点
で外部装置ＥＸは転送要求信号Ａの送出を中止するが、
チャネル装置は信号りが「１」の間、転送応答信号Ｂの
退出を継続し、「力」の時点でデータ転送は終了する。
以上説明したように、本発明によれば、チャネル装置と
主記憶装置との間でデータの送受に遅延が生じても、デ
ータ・オーバーランを発生することなくデータ転送を継
続することが可能となり、チャネル装置のデータ転送制
御の性能は著しく向上する。
主記憶装置との間でデータの送受に遅延が生じても、デ
ータ・オーバーランを発生することなくデータ転送を継
続することが可能となり、チャネル装置のデータ転送制
御の性能は著しく向上する。
第１図は本発明の原理構成図、
第２図は第１図構成のフローチャート、第３図は本発明
の一実施例ブロック図、及び第４図は第３図構成の信号
タイミングチャートである。 〈符号の説明〉 １・・・チャネル装置、 ２・・・バッファメモリ、 ３・・・監視回路、 ４・・・スタック回路、 ５・・・バス制御回路、 ６・・・送出回路、 ７・・・検出回路、 ８．９・・・バス ＤＢＦ・・・データバッファ、 ＳＯＢ・・・減算回路、 ＳＴＫ・・・スタック回路、 ＴＩＣ・・・タグ・イン制御回路、 ＴＯＣ・・・タグ・アウト制御回路、 ｅｃ・・・バス制御回路、 ＩＯＡ、 ＮＢＡ・・・レジスタ、 ＣＭＤ・・・コマンドレジスタ ＥＮＣＩ、 ＥＮＣ２・・・エンコーダ。
の一実施例ブロック図、及び第４図は第３図構成の信号
タイミングチャートである。 〈符号の説明〉 １・・・チャネル装置、 ２・・・バッファメモリ、 ３・・・監視回路、 ４・・・スタック回路、 ５・・・バス制御回路、 ６・・・送出回路、 ７・・・検出回路、 ８．９・・・バス ＤＢＦ・・・データバッファ、 ＳＯＢ・・・減算回路、 ＳＴＫ・・・スタック回路、 ＴＩＣ・・・タグ・イン制御回路、 ＴＯＣ・・・タグ・アウト制御回路、 ｅｃ・・・バス制御回路、 ＩＯＡ、 ＮＢＡ・・・レジスタ、 ＣＭＤ・・・コマンドレジスタ ＥＮＣＩ、 ＥＮＣ２・・・エンコーダ。
Claims (1)
- 【特許請求の範囲】 １、主記憶装置（ＭＳＵ）と外部装置（ＥＸ）の間に接
続されるチャネル装置（１）であって、同期転送が可能
であり、かつ転送要求を送出する側の装置が転送応答信
号の受信に先行して送出可能な転送要求信号の数を予め
取り決めることが可能なインタフェースをサポートする
チャネル装置において、前記転送データを一時的に格納
するバッファ手段（２）と、 転送要求信号（Ｓ１）の受信数と転送応答信号（Ｓ２）
の送出数の差を記憶するスタック手段（４）と、前記バ
ッファ手段に格納されている転送データ数と前記スタッ
ク手段の記憶数を監視する監視手段（３）とを備え、 前記監視手段により前記バッファ手段の格納状態とスタ
ック手段の記憶数を監視して前記主記憶装置と外部装置
との間のデータ転送を制御するようにしたことを特徴と
するチャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16986389A JP2697744B2 (ja) | 1989-07-03 | 1989-07-03 | チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16986389A JP2697744B2 (ja) | 1989-07-03 | 1989-07-03 | チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336652A true JPH0336652A (ja) | 1991-02-18 |
| JP2697744B2 JP2697744B2 (ja) | 1998-01-14 |
Family
ID=15894345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16986389A Expired - Fee Related JP2697744B2 (ja) | 1989-07-03 | 1989-07-03 | チャネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697744B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004252755A (ja) * | 2003-02-20 | 2004-09-09 | Fujitsu Ltd | 記憶装置への情報蓄積制御方法 |
| JP2010157254A (ja) * | 2010-02-10 | 2010-07-15 | Fujitsu Ltd | 記憶装置への情報蓄積制御方法 |
-
1989
- 1989-07-03 JP JP16986389A patent/JP2697744B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| JP2697744B2 (ja) | 1998-01-14 |
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