JPH0336114Y2 - - Google Patents
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- JPH0336114Y2 JPH0336114Y2 JP1984032422U JP3242284U JPH0336114Y2 JP H0336114 Y2 JPH0336114 Y2 JP H0336114Y2 JP 1984032422 U JP1984032422 U JP 1984032422U JP 3242284 U JP3242284 U JP 3242284U JP H0336114 Y2 JPH0336114 Y2 JP H0336114Y2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案は周波数シンセサイザ、特に基準信号と
出力からの帰還信号とを位相比較し、この位相比
較電圧により電圧制御発振器の発振周波数を制御
する周波数シンセサイザに関するものである。[Detailed Description of the Invention] (Technical Field) The present invention relates to a frequency synthesizer, particularly a frequency synthesizer that compares the phases of a reference signal and a feedback signal from an output, and controls the oscillation frequency of a voltage-controlled oscillator using this phase comparison voltage. It is.
（従来技術）
従来の周波数シンセサイザの構成ブロツク図を
第１図に示す。第１図において、位相比較器２の
一方の端子INAには水晶発振器１からの基準信
号（基準周波数A）が与えられ、他方の端子INB
には電圧制御発振器４の出力信号（周波数0）を
分周器５（分周比Ｎを有する）により分周した帰
還信号（周波数0／Ｎ）が与えられており、この
両信号の位相比較を行ない位相差に対応した位相
比較制御電圧Vdを低域波器３を介して電圧制
御発振器４に与える。(Prior Art) A block diagram of a conventional frequency synthesizer is shown in FIG. In FIG. 1, one terminal INA of the phase comparator 2 is given a reference signal (reference frequency A ) from the crystal oscillator 1, and the other terminal INB
is given a feedback signal (frequency 0 /N) obtained by dividing the output signal (frequency 0 ) of the voltage controlled oscillator 4 by a frequency divider 5 (having a division ratio N), and a phase comparison of these two signals is performed. A phase comparison control voltage V d corresponding to the phase difference is applied to the voltage controlled oscillator 4 via the low frequency generator 3.
制御電圧Vdは前記発振器４の発振周波数を制
御し、分周器５はスイツチ６よりの設定信号によ
り分周比を任意に設定する。 The control voltage V d controls the oscillation frequency of the oscillator 4 , and the frequency divider 5 arbitrarily sets the frequency division ratio using a setting signal from the switch 6 .
従つて、出力信号の周波数0と前記位相比較器
２の入力端子INAに入力される基準信号の周波
数Aと分周器５の分周比Ｎとの間には0＝Ｎ・A
なる関係が成立し、スイツチ６を設定変更するこ
とにより分周比Ｎを変え出力周波数0を可変して
いる。 Therefore, the difference between the frequency 0 of the output signal, the frequency A of the reference signal input to the input terminal INA of the phase comparator 2, and the division ratio N of the frequency divider 5 is 0 = N・A.
The following relationship is established, and by changing the setting of the switch 6, the frequency division ratio N is changed and the output frequency 0 is varied.
しかし、このような従来構成においては、位相
比較器２からの位相比較制御電圧Vdが電源電圧
に近い正・負のパルス状であり、低域波器３の
時定数を大きくとり、電圧制御発振器４に加える
制御電圧を滑らかなものにしないとジツタ等が発
生し、純度の高い出力信号を得ることができな
い。且つ低域波器３の時定数を大きくとると、
位相差に対する追従が遅くなり発振周波数0にビ
ートが発生してしまう。従つてビート発生が実用
上問題なく、且つジツタが最少となるように低域
波器３の時定数を決定する必要があり、純度の
高い出力信号を得ることができなかつた。 However, in such a conventional configuration, the phase comparison control voltage V d from the phase comparator 2 is in the form of positive and negative pulses close to the power supply voltage, and the time constant of the low frequency converter 3 is set large, and the voltage control voltage V d is Unless the control voltage applied to the oscillator 4 is made smooth, jitter and the like will occur, making it impossible to obtain a highly pure output signal. Moreover, if the time constant of the low-pass filter 3 is set large,
Tracking of the phase difference becomes slow and a beat occurs at the oscillation frequency of 0 . Therefore, it is necessary to determine the time constant of the low frequency converter 3 so that beat generation does not cause any practical problems and jitter is minimized, making it impossible to obtain an output signal with high purity.
また、出力周波数0に含まれるジツタ幅φは分
周器５でＮ分周した後もφのまま変化がないの
で、出力端子OUTにおいて周期１／0に対して
φの割合であつたジツタ幅が、位相比較器２の端
子INBにおいては周期Ｎ／0に対してφの割合で
ジツタ幅を持つことになる。従つて端子INBに
おける周波数の純度は出力周波数0の純度以上と
なり、位相比較器２における位相比較効果が出力
周波数に十分にフイードバツクされ難い。また、
位相比較回数を増して出力周波数の純度を高める
ためには基準周波数Aを高くする必要がある。し
かし0＝Ｎ・Aの関係からAを高くする程0は限
られた周波数しか取れなくなるという欠点があつ
た。 In addition, since the jitter width φ included in the output frequency 0 remains φ even after being divided by N by the frequency divider 5, the jitter width that was at the ratio of φ to the period 1/0 at the output terminal OUT However, the terminal INB of the phase comparator 2 has a jitter width at a ratio of φ to the period N/ 0 . Therefore, the purity of the frequency at the terminal INB is higher than the purity of the output frequency 0 , and it is difficult for the phase comparison effect in the phase comparator 2 to be sufficiently fed back to the output frequency. Also,
In order to increase the number of phase comparisons and improve the purity of the output frequency, it is necessary to increase the reference frequency A. However, due to the relationship 0 = N・A , there was a drawback that the higher A was raised, the more limited frequencies 0 could take.
また出力信号周波数0の可変範囲を大きくする
には、基準信号と帰還信号の位相差を大きくしな
ければならないので、位相はずれが起こる可能性
が高くなる。すなわち、安定な位相同期を行なう
のが難しくなるという欠点があつた。 Furthermore, in order to widen the variable range of the output signal frequency 0 , it is necessary to increase the phase difference between the reference signal and the feedback signal, which increases the possibility that a phase shift will occur. That is, there was a drawback that it became difficult to perform stable phase synchronization.
（考案の目的）
本考案の目的は、前述の欠点を除去した周波数
シンセサイザを提供することにある。(Objective of the invention) An object of the invention is to provide a frequency synthesizer that eliminates the above-mentioned drawbacks.
（考案の構成）
本考案周波数シンセサイザは、基準信号と第２
の帰還信号との位相比較回路と、前記第２の帰還
信号の位相が前記基準信号に対して進んでいるか
あるいは遅れているかのみを示す該位相比較回路
から出力される比較信号によつて第１の帰還信号
の位相を制御する位相制御回路と、該位相制御回
路からの出力信号を分周し前記第２の帰還信号と
して出力する分周回路と、該分周回路の分周比を
任意に設定するスイツチと、前記位相比較回路か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタと、該アツプダウンカウ
ンタから出力されるカウント値を直流電圧に変換
する第１のデイジタル−アナログコンバータと、
前記スイツチの設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータと、該第２のデイジタル
−アナログコンバータの出力電圧と前記第１のデ
イジタル−アナログコンバータの出力電圧とを加
算する電圧加算回路と、該電圧加算回路から出力
される電圧により出力信号の発振周波数が制御さ
れ前記第１の帰還信号を出力信号として発生する
電圧制御発振回路とを含んで構成される。(Structure of the invention) The frequency synthesizer of the invention uses a reference signal and a second
and a comparison signal outputted from the phase comparison circuit indicating only whether the phase of the second feedback signal leads or lags the reference signal. a phase control circuit that controls the phase of the feedback signal; a frequency divider circuit that divides the output signal from the phase control circuit and outputs it as the second feedback signal; and a frequency division ratio of the frequency divider circuit that can be set arbitrarily. a switch to be set; an up-down counter that counts up by one when the comparison signal outputted from the phase comparator circuit is in advance; and counts down by one when the comparison signal is delayed; , a first digital-to-analog converter that converts the count value output from the up-down counter into a DC voltage;
a second digital-to-analog converter that converts the setting signal of the switch into a DC voltage and outputs a voltage corresponding to the set frequency; and the output voltage of the second digital-to-analog converter and the first digital-to-analog converter. A voltage control oscillation circuit that controls the oscillation frequency of the output signal by the voltage output from the voltage adder circuit and generates the first feedback signal as an output signal. be done.
（実施例）
以下に、本考案の一実施例を図により説明す
る。第２図は本考案の一実施例を示すブロツク図
である。(Example) An example of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram showing one embodiment of the present invention.
図において２は基準信号と第２の帰還信号との
位相比較器、１０は前記第２の帰還信号の位相が
前記基準信号に対して進んでいるかあるいは遅れ
ているかのみを示す該位相比較器２から出力され
る比較信号によつて第１の帰還信号の位相を制御
する位相制御回路、５は該位相制御回路１０から
の出力信号を分周し前記第２の帰還信号として出
力する分周回路、６は該分周回路５の分周比を任
意に設定するスイツチ、７は前記位相比較器２か
ら出力される前記比較信号が進んでいることを示
す場合には１カウントアツプし前記比較信号が遅
れていることを示す場合には１カウントダウンす
るアツプダウンカウンタ、８は該アツプダウンカ
ウンタ７から出力されるカウント値を直流電圧に
変換する第１のデイジタル−アナログコンバータ
（以下第１のＤ−Ａコンバータと略す）、１１は前
記スイツチ６の設定信号を直流電圧に変換し設定
周波数に対応した電圧を出力する第２のデイジタ
ル−アナログコンバータ（以下第２のＤ−Ａコン
バータと略す）、９は該第２のＤ−Ａコンバータ
１１の出力電圧と前記第１のＤ−Ａコンバータ８
の出力電圧とを加算する電圧加算回路、４は該電
圧加算回路９から出力される電圧により出力信号
の発振周波数が制御され前記第１の帰還信号を出
力信号として発生する電圧制御発振器である。 In the figure, 2 is a phase comparator for the reference signal and the second feedback signal, and 10 is the phase comparator 2 that only indicates whether the phase of the second feedback signal is ahead or behind the reference signal. 5 is a frequency dividing circuit that divides the output signal from the phase control circuit 10 and outputs it as the second feedback signal. , 6 is a switch for arbitrarily setting the frequency division ratio of the frequency dividing circuit 5, and 7 is a switch that increases the count by 1 when the comparison signal outputted from the phase comparator 2 indicates that the comparison signal is advanced. 8 is an up-down counter that counts down by 1 when the up-down counter 7 indicates a delay, and 8 is a first digital-to-analog converter (hereinafter referred to as first D-) that converts the count value output from the up-down counter 7 into a DC voltage. 11 is a second digital-analog converter (hereinafter abbreviated as second DA converter) that converts the setting signal of the switch 6 into a DC voltage and outputs a voltage corresponding to the set frequency; 9 is the output voltage of the second DA converter 11 and the first DA converter 8
4 is a voltage controlled oscillator whose oscillation frequency of an output signal is controlled by the voltage output from the voltage adder circuit 9 and which generates the first feedback signal as an output signal.
位相比較器２で水晶発振器１より与えられる基
準信号（基準周波数a）に対し分周回路５よりの
帰還信号の位相が進んでいるか遅れているかだけ
を比較検出し、その検出結果により位相が進んで
いる場合には、位相制御回路１０で電圧制御発振
器４よりの信号（周波数0）に１ビツト加算し、
遅れている場合は１ビツト減算を行うと同時に、
位相が進んでいることを示す信号の場合にはアツ
プダウンカウンタ７で１カウントアツプし、位相
が遅れていることを示す信号の場合にはアツプダ
ウンカウンタ７で１カウントダウンし、カウント
結果を第１のＤ−Ａコンバータ８で直流電圧に変
換する。上述したように位相制御回路１０で電圧
制御発振器４からの信号に１ビツト加算あるいは
減算することにより、アツプダウンカウンタ使用
時の過制御を防止し、速やかに集束するようにし
たもので、第３図にそのシミユレート結果を示
す。図中、Ｂ列はアツプダウンカウンタのカウン
タ値（VCO発振周波数の初期値からのずれ）、Ａ
列はVCO発振周波数の変化によつて生ずる位相
変化量、Ｃ列は基準信号からの位相ずれを表わ
し、右のグラフはＣ列の数値をプロツトしたもの
である。これからも明らかなように、位相制御動
作は、初期の位相差に左右されることなく集束す
る。また、Ｂ列の数値からも明らかなとおり純度
の高い信号を得ることができる。なお、第３図で
は一例として、基準信号周波数とVCO自走周波
数のずれを、毎周期１／1000の位相ずれが発生す
る量、初期の位相ずれを210／1000、アツプダウ
ンカウンタの１ビツトカウント値によつて制御す
るVCO発振周波数の変化量を10／1000、位相制
御回路１０での１ビツト分を25／1000としてい
る。一方、スイツチ６からの分周比設定信号は分
周回路５に入力され、分周比を設定すると同時に
第２のＤ−Ａコンバータ１１にも入力され、設定
値に対応した直流電圧に変換する。これら第１と
第２のＤ−Ａコンバータ８及び１１の出力信号は
電圧加算回路９で加算出力され、電圧制御発振器
４の発振周波数を制御する。 The phase comparator 2 only compares and detects whether the phase of the feedback signal from the frequency dividing circuit 5 is ahead or behind the reference signal (reference frequency a ) given by the crystal oscillator 1, and based on the detection result, the phase is advanced. If so, the phase control circuit 10 adds 1 bit to the signal (frequency 0 ) from the voltage controlled oscillator 4,
If there is a delay, subtract 1 bit and at the same time,
In the case of a signal indicating that the phase is leading, the up-down counter 7 counts up by 1, and in the case of a signal indicating that the phase lags, the up-down counter 7 counts down by 1. The DA converter 8 converts the voltage into a DC voltage. As mentioned above, by adding or subtracting one bit to the signal from the voltage controlled oscillator 4 in the phase control circuit 10, over-control is prevented when the up-down counter is used, and convergence is quickly achieved. The simulated results are shown in the figure. In the figure, column B is the counter value of the up-down counter (deviation from the initial value of the VCO oscillation frequency), A
The columns represent the amount of phase change caused by changes in the VCO oscillation frequency, the C column represents the phase shift from the reference signal, and the graph on the right is a plot of the values in the C column. As is clear from this, the phase control operation focuses independently of the initial phase difference. Furthermore, as is clear from the values in column B, a signal with high purity can be obtained. As an example, in Figure 3, the deviation between the reference signal frequency and the VCO free-running frequency is expressed as the amount by which a phase deviation of 1/1000 occurs every cycle, the initial phase deviation as 210/1000, and the 1-bit count of the up-down counter. The amount of change in the VCO oscillation frequency controlled by the value is 10/1000, and the amount of change for one bit in the phase control circuit 10 is 25/1000. On the other hand, the frequency division ratio setting signal from the switch 6 is input to the frequency dividing circuit 5, and at the same time as setting the frequency division ratio, it is also input to the second D-A converter 11, where it is converted into a DC voltage corresponding to the set value. . The output signals of the first and second DA converters 8 and 11 are added and outputted by a voltage adding circuit 9 to control the oscillation frequency of the voltage controlled oscillator 4.
従つて、電圧制御発振器４よりの出力信号の周
波数0と、前記水晶発振器１よりの出力信号の周
波数aと分周器５の分周比Ｎとの間には0＝Ｎ・
aなる関係が成立し、分周比Ｎを変えることによ
り出力周波数0を可変することができる。 Therefore, the difference between the frequency 0 of the output signal from the voltage controlled oscillator 4, the frequency a of the output signal from the crystal oscillator 1, and the division ratio N of the frequency divider 5 is 0 = N.
The relationship a holds true, and by changing the frequency division ratio N, the output frequency 0 can be varied.
この実施例では１ビツトごとの位相比較結果を
アツプダウンカウンタ７でカウントし、その結果
を第１のＤ−Ａコンバータ８で直流電圧に変換す
る。この出力電圧と、分周比設定スイツチ６の設
定値を第２のＤ−Ａコンバータ１１で直流電圧に
変換した出力電圧とを加算した電圧により、電圧
制御発振器４の出力信号の発振周波数を制御する
ようにした。 In this embodiment, the phase comparison result for each bit is counted by an up-down counter 7, and the result is converted into a DC voltage by a first DA converter 8. The oscillation frequency of the output signal of the voltage controlled oscillator 4 is controlled by the voltage that is the sum of this output voltage and the output voltage obtained by converting the setting value of the frequency division ratio setting switch 6 into a DC voltage by the second DA converter 11. I decided to do so.
従つて出力信号の可変範囲を大きくとつても、
位相比較結果に対するＤ−Ａコンバータ出力の電
圧変化量を小さくすることが可能となり、高周波
成分の少ない発振周波数制御電圧を得ることがで
き、また位相比較信号の純度に関係なく安定した
出力信号を得ることができる。 Therefore, even if the variable range of the output signal is widened,
It is possible to reduce the voltage change amount of the D-A converter output with respect to the phase comparison result, it is possible to obtain an oscillation frequency control voltage with few high frequency components, and a stable output signal can be obtained regardless of the purity of the phase comparison signal. be able to.
また、出力信号の純度が位相比較信号の純度に
関係がないので、分周器の分周比を大きくするこ
とができ、出力周波数の有効桁数が大きくなつて
も純度の高い安定した任意の周波数を発生するこ
とができる。 In addition, since the purity of the output signal is unrelated to the purity of the phase comparison signal, the division ratio of the frequency divider can be increased. frequency can be generated.
（考案の効果）
本考案によると、高周波成分の少ない発振周波
数制御電圧が得られ、位相比較信号の純度に関係
なく発振周波数に揺らぎ、位相跳躍のない純度の
高い安定した出力信号が得られる効果がある。(Effects of the invention) According to the invention, an oscillation frequency control voltage with few high frequency components can be obtained, and the oscillation frequency fluctuates regardless of the purity of the phase comparison signal, and a highly pure and stable output signal without phase jumps can be obtained. There is.
第１図は従来の周波数シンセサイザを示すブロ
ツク図、第２図は本考案の一実施例を示すブロツ
ク図、第３図は本考案の一実施例のシミユレート
結果を示す図である。１……水晶発振器、２……
位相比較器、３……低域波器、４……電圧制御
発振器、５……分周器、６……スイツチ、７……
アツプダウンカウンタ、８……第１のＤ−Ａコン
バータ、９……電圧加算回路、１０……位相制御
回路、１１……第２のＤ−Ａコンバータ。
FIG. 1 is a block diagram showing a conventional frequency synthesizer, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing a simulation result of an embodiment of the present invention. 1...Crystal oscillator, 2...
Phase comparator, 3...Low frequency converter, 4...Voltage controlled oscillator, 5...Frequency divider, 6...Switch, 7...
Up-down counter, 8...First D-A converter, 9... Voltage addition circuit, 10... Phase control circuit, 11... Second D-A converter.
Claims (1)
位相比較回路と、前記第２の帰還信号の位相が前
記基準信号に対して進んでいるかあるいは遅れて
いるかのみを示す該位相比較回路から出力される
比較信号によつて第１の帰還信号の位相を制御す
る位相制御回路と、該位相制御回路からの出力信
号を分周し前記第２の帰還信号として出力する分
周回路と、該分周回路の分周比を任意に設定する
スイツチと、前記位相比較回路から出力される前
記比較信号が進んでいることを示す場合には１カ
ウントアツプし前記比較信号が遅れていることを
示す場合には１カウントダウンするアツプダウン
カウンタと、該アツプダウンカウンタから出力さ
れるカウント値を直流電圧に変換する第１のデイ
ジタル−アナログコンバータと、前記スイツチの
設定信号を直流電圧に変換し設定周波数に対応し
た電圧を出力する第２のデイジタル−アナログコ
ンバータと、該第２のデイジタル−アナログコン
バータの出力電圧と前記第１のデイジタル−アナ
ログコンバータの出力電圧とを加算する電圧加算
回路と、該電圧加算回路から出力される電圧によ
り出力信号の発振周波数が制御され前記第１の帰
還信号を出力信号として発生する電圧制御発振回
路とを含むことを特徴とする周波数シンセサイ
ザ。 a phase comparison circuit that compares the phases of a reference signal and a second feedback signal; and an output from the phase comparison circuit that indicates only whether the phase of the second feedback signal is ahead or behind the reference signal. a phase control circuit that controls the phase of the first feedback signal using a comparison signal that is output from the phase control circuit; A switch for arbitrarily setting the frequency division ratio of the frequency circuit, and a one-count increase when the comparison signal outputted from the phase comparator circuit indicates that it is ahead, and when it indicates that the comparison signal is delayed. includes an up-down counter that counts down by one, a first digital-to-analog converter that converts the count value output from the up-down counter into a DC voltage, and a first digital-to-analog converter that converts the setting signal of the switch into a DC voltage that corresponds to the set frequency. a second digital-to-analog converter that outputs a voltage of the second digital-to-analog converter; a voltage addition circuit for adding the output voltage of the second digital-to-analog converter and the output voltage of the first digital-to-analog converter; and the voltage addition circuit. a voltage-controlled oscillation circuit that controls the oscillation frequency of an output signal by a voltage output from the circuit and generates the first feedback signal as an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242284U JPS60144331U (en) | 1984-03-07 | 1984-03-07 | frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242284U JPS60144331U (en) | 1984-03-07 | 1984-03-07 | frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144331U JPS60144331U (en) | 1985-09-25 |
| JPH0336114Y2 true JPH0336114Y2 (en) | 1991-07-31 |
Family
ID=30533921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242284U Granted JPS60144331U (en) | 1984-03-07 | 1984-03-07 | frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144331U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518860B2 (en) * | 1987-08-31 | 1996-07-31 | 富士通株式会社 | Phase synchronization circuit |
Citations (4)
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| JPS5012272A (en) * | 1973-06-01 | 1975-02-07 | ||
| JPS50155115A (en) * | 1974-06-03 | 1975-12-15 | ||
| JPS548489A (en) * | 1977-06-22 | 1979-01-22 | Fujitsu Ltd | Phase synchronism system |
| JPS57174939A (en) * | 1981-04-21 | 1982-10-27 | Fujitsu Ltd | Phase locked loop circuit |
-
1984
- 1984-03-07 JP JP3242284U patent/JPS60144331U/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS548489A (en) * | 1977-06-22 | 1979-01-22 | Fujitsu Ltd | Phase synchronism system |
| JPS57174939A (en) * | 1981-04-21 | 1982-10-27 | Fujitsu Ltd | Phase locked loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144331U (en) | 1985-09-25 |
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