JPH0335696B2 - - Google Patents
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- JPH0335696B2 JPH0335696B2 JP56050374A JP5037481A JPH0335696B2 JP H0335696 B2 JPH0335696 B2 JP H0335696B2 JP 56050374 A JP56050374 A JP 56050374A JP 5037481 A JP5037481 A JP 5037481A JP H0335696 B2 JPH0335696 B2 JP H0335696B2
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- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
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Description
【発明の詳細な説明】
本発明は、計算機システムのデバツグ、とくに
マイクロコンピユーターシステムのプログラムの
デバツグ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to debugging of computer systems, and particularly to a debugging device for programs of microcomputer systems.
従来、マイクロコンピユーターシステムのデバ
ツグ装置は、マイクロコンピユーターシステムの
主記憶装置を制御することに限られていた。第１
図は、かかる従来例のデバツグ装置のマイクロコ
ンピユーターシステムとの接続図の一例を示す。
図において、１は中央処理装置で、アドレス信
号、データ信号、制御信号を発生する。２はデバ
ツグ装置、３はアドレス信号、メモリーデータ信
号を制御信号に従つて記憶させるメモリー、４は
入出力インターフエイス、５は入力装置、６は出
力装置である。 Conventionally, debugging devices for microcomputer systems have been limited to controlling the main memory of the microcomputer system. 1st
The figure shows an example of a connection diagram between such a conventional debugging device and a microcomputer system.
In the figure, 1 is a central processing unit that generates address signals, data signals, and control signals. 2 is a debug device, 3 is a memory for storing address signals and memory data signals in accordance with control signals, 4 is an input/output interface, 5 is an input device, and 6 is an output device.
ここで中央処理装置１、メモリー３、入出力イ
ンターフエイス４、入力装置５、出力装置６によ
りマイクロコンピユーターシステムが構成され
る。７はアドレス信号ライン、８はメモリーデー
タ信号ライン、９は制御入出力信号ラインであ
る。 Here, the central processing unit 1, memory 3, input/output interface 4, input device 5, and output device 6 constitute a microcomputer system. 7 is an address signal line, 8 is a memory data signal line, and 9 is a control input/output signal line.
第１図におけるデバツグ装置２では、マイクロ
コンピユーターシステムのアドレス信号、データ
信号、制御入力信号をデバツグ装置２が受信し、
アドレス信号のチエツク、メモリーデータ信号の
チエツクを行い、チエツク結果に従つてデバツグ
装置２が制御出力信号を生成し、マイクロコンピ
ユーターシステムへ割込みを発生させるというこ
とを行なう。このようなデバツグ装置２の機能と
しては、任意のアドレスでプログラムを停止させ
たり、メモリーデータの内容によつてプログラム
を停止させたりする等のメモリー制御に限られて
いる。ところで、通常の計算機システムは、計算
機システムへの入力信号を受信し、内部処理を実
行し、結果を外部へ出力信号として送出するとい
うことを行うものである。従つて、計算機システ
ムのデバツグを完全に行うためには、計算機シス
テムへの入力信号を生成して、計算機システムへ
送出することによつて、この計算機システムを稼
動させ、この計算機システムよりの出力データを
受信し、チエツクを行い、チエツク結果によつ
て、この計算機システムに割込みを発生させ、プ
ログラムの実行を停止させるといつた、入出力デ
ータの内容によつて、計算機システムのプログラ
ムの実行制御を行うことが必要となる。しかし、
従来のデバツグ装置は、入出力データに関する制
御機能を有していないので、前記の完全なデバツ
グを行うことが出来ず、計算機システムが入出力
動作を行う時点のアドレスを記憶しておき、その
アドレスの直前でプログラムの実行を停止させ、
入出力動作をスキツプし、再びプログラムを実行
させるということを行つていた。 In the debugging device 2 in FIG. 1, the debugging device 2 receives address signals, data signals, and control input signals of the microcomputer system.
The address signal is checked and the memory data signal is checked, and according to the check results, the debugging device 2 generates a control output signal and generates an interrupt to the microcomputer system. The functions of the debugging device 2 are limited to memory control such as stopping a program at an arbitrary address or stopping a program depending on the contents of memory data. By the way, a normal computer system receives an input signal to the computer system, executes internal processing, and sends the result to the outside as an output signal. Therefore, in order to completely debug a computer system, it is necessary to generate input signals to the computer system, send them to the computer system, operate the computer system, and collect output data from the computer system. control the program execution of the computer system based on the content of the input/output data, such as receiving and checking the data, and depending on the check result, generates an interrupt in this computer system to stop the program execution. It is necessary to do so. but,
Conventional debugging equipment does not have a control function regarding input/output data, so it is not possible to perform the above-mentioned complete debugging. Stop the program execution just before
It would skip input/output operations and run the program again.
従つて、本発明の目的は、かかる従来のデバツ
グ装置の欠点をなくし、計算機システムへの入力
信号の生成と、計算機システムよりの出力信号を
受信し、チエツクを行い、チエツク結果に従つて
計算機システムへ割込みを発生させることを行い
計算機システムの総合的なデバツグを行うことが
出来るデバツグ装置を提供するにある。 Therefore, an object of the present invention is to eliminate the drawbacks of such conventional debugging devices, generate input signals to a computer system, receive output signals from the computer system, check them, and debug the computer system according to the check results. To provide a debugging device capable of comprehensively debugging a computer system by generating interrupts.
第２図は本発明の実施例における計算機システ
ムとデバツグ装置との接続図である。図におい
て、第１図と同一部分には同一符号を付して説明
を省略する。デバツグ装置２０は、計算機システ
ムのアドレス信号ライン７、メモリーデータ信号
ライン８、制御入出力信号ライン９との接続の他
に、入出力インターフエース４よりの入出力デー
タ信号ライン１０，１１と接続されている。 FIG. 2 is a connection diagram between a computer system and a debugging device in an embodiment of the present invention. In the figure, the same parts as in FIG. 1 are given the same reference numerals, and their explanation will be omitted. The debugging device 20 is connected to the address signal line 7, memory data signal line 8, and control input/output signal line 9 of the computer system, as well as to the input/output data signal lines 10 and 11 from the input/output interface 4. ing.
第３図は、本発明のデバツク装置２０の実施例
の簡単化したブロツク線図である。図において、
２１は記憶装置、２２は記憶装置制御回路、２３
はデータバツフア、２４は比較回路、２５はシス
テム制御回路を示す。 FIG. 3 is a simplified block diagram of an embodiment of the debugging device 20 of the present invention. In the figure,
21 is a storage device, 22 is a storage device control circuit, 23
24 represents a data buffer, 24 represents a comparison circuit, and 25 represents a system control circuit.
次に、第２図および第３図に示す実施例の動作
について説明する。第３図において、システム制
御回路２５が、記憶装置制御回路２２へコマンド
信号１３を送出すると、記憶装置制御回路２２
は、コマンド信号１３に従つて、記憶装置２１の
アドレスを決定し、リードライトコマンド信号１
４によりそのアドレスに格納されているデータ
を、出力データ２６として計算機システムの入出
力インターフエイス４へ入力データ信号ライン１
０を介して送出する。計算機システムは、前記出
力データ２６を受信し、内部処理を実行し、処理
結果を出力データ信号ライン１１を介して入力デ
ータ２７として、デバツグ装置２０へ送出する。
前記入力データ２７は、リードライトコマンド信
号１４により記憶装置２１へ取込まれるととも
に、比較回路２４により、データバツフア２３の
内容と一致検出がされ、一致状態を示す制御信号
１２が、システム制御回路２５に送り出される。
システム制御回路２５は、前記一致状態を示す制
御信号１２を受信し、一致状態を示している場合
には、制御出力２９を生成してこれにより計算機
システムへ割込みを発生させ、計算機システムの
プログラムの実行を停止させる。一方一致状態を
示していない場合は、システム制御回路２５は記
憶装置制御回路２２へコマンド信号１３を送出す
る。記憶装置制御回路２２は、前記コマンド信号
１３を受信すると、記憶装置２１へ格納された前
記入力データ２７に対応する記憶装置２１のアド
レスを決定し、このアドレスに格納されているデ
ータを、出力データ２６として、計算機システム
の入出力インターフエイス４へ送出する。このよ
うにして、計算機システムの入出力データのシー
ケンス制御を行う。行う。すなわち、データに応
じて次のシーケンスを決定するフイードバツク系
を構成している。 Next, the operation of the embodiment shown in FIGS. 2 and 3 will be explained. In FIG. 3, when the system control circuit 25 sends the command signal 13 to the storage device control circuit 22, the storage device control circuit 22
determines the address of the storage device 21 according to the command signal 13, and sends the read/write command signal 1.
4, the data stored at that address is sent as output data 26 to the input/output interface 4 of the computer system via the input data signal line 1.
Send via 0. The computer system receives the output data 26, executes internal processing, and sends the processing results to the debugging device 20 via the output data signal line 11 as input data 27.
The input data 27 is taken into the storage device 21 by the read/write command signal 14, and is detected to match the contents of the data buffer 23 by the comparison circuit 24, and the control signal 12 indicating the matching state is sent to the system control circuit 25. Sent out.
The system control circuit 25 receives the control signal 12 indicating the coincidence state, and when it indicates the coincidence state, generates a control output 29 and thereby generates an interrupt to the computer system, thereby interrupting the program of the computer system. Stop execution. On the other hand, if the matching state is not indicated, the system control circuit 25 sends the command signal 13 to the storage device control circuit 22. Upon receiving the command signal 13, the storage device control circuit 22 determines the address of the storage device 21 corresponding to the input data 27 stored in the storage device 21, and converts the data stored at this address into output data. 26, it is sent to the input/output interface 4 of the computer system. In this way, sequence control of input/output data of the computer system is performed. conduct. In other words, it constitutes a feedback system that determines the next sequence according to the data.
システム制御回路２５は、前記入出力データの
シーケンス制御のほかに、従来のデバツグ装置と
同様に、計算機システムよりのアドレス信号７、
メモリーデータ信号８、制御入力信号９を受信
し、制御出力２９を生成して計算機システムへの
割込みを発生させ、計算機システムのプログムム
の実行を停止させる機能を有している。 In addition to controlling the input/output data sequence, the system control circuit 25 also receives address signals 7 from the computer system, as in conventional debugging devices.
It has a function of receiving a memory data signal 8 and a control input signal 9, generating a control output 29, generating an interrupt to the computer system, and stopping execution of a program in the computer system.
以上説明したように、本発明は、計算機システ
ムの入出力データを含めて、計算機システムのデ
バツグを行うことが出来るので、計算機システム
の総合的なデバツグが可能となる。 As described above, the present invention enables debugging of a computer system including input/output data of the computer system, thereby making it possible to comprehensively debug the computer system.
第１図は従来のデバツグ装置とマイクロコンピ
ユーターシステムとの接続を示すブロツク図、第
２図は本発明の一実施例のデバツグ装置とマイク
ロコンピユーターシステムとの接続を示すブロツ
ク図、第３図は本発明の一実施例におけるデバツ
グ装置の構成を示すブロツク図である。
１……中央処理装置、２……デバツグ装置、３
……メモリー、４……入出力インターフエイス、
５……入力装置、６……出力装置、７……アドレ
ス信号ライン、８……メモリーデータ信号ライ
ン、９……制御入出力信号ライン、１０……入力
データ信号ライン、１１……出力データ信号ライ
ン、１２……制御信号、１３……コマンド信号、
１４……リードライトコマンド信号、２０……デ
バツグ装置、２１……記憶装置、２２……記憶装
置制御制御回路、２３……データバツフア、２４
……比較回路、２５……システム制御回路、２６
……出力データ、２７……入力データ、２９……
制御出力。
FIG. 1 is a block diagram showing the connection between a conventional debugging device and a microcomputer system, FIG. 2 is a block diagram showing the connection between a debugging device and a microcomputer system according to an embodiment of the present invention, and FIG. 3 is a block diagram showing the connection between a conventional debugging device and a microcomputer system. FIG. 1 is a block diagram showing the configuration of a debugging device in an embodiment of the invention. 1... central processing unit, 2... debugging device, 3
...Memory, 4...I/O interface,
5...Input device, 6...Output device, 7...Address signal line, 8...Memory data signal line, 9...Control input/output signal line, 10...Input data signal line, 11...Output data signal Line, 12...control signal, 13...command signal,
14...Read/write command signal, 20...Debug device, 21...Storage device, 22...Storage device control circuit, 23...Data buffer, 24
... Comparison circuit, 25 ... System control circuit, 26
...Output data, 27...Input data, 29...
Control output.
Claims (1)
エースからのデータに応じた所定のデータを入出
力インターフエースに出力する機能を有した計算
機システムの入出力インターフエースよりの入力
データと入出力インターフエースへの出力データ
とを格納する記憶装置と、 前記記憶装置の入出力データのシーケンス制御
を行う記憶装置制御回路と、 任意のデータを格納できるデータバツフアと、 前記計算機システムの入出力インターフエース
よりの入力データと前記データバツフア中から取
り出されたデータとを比較してその一致状態を示
す制御信号を発生する比較回路と、 前記制御信号により前記計算機システムへの制
御出力信号又は前記記憶装置制御回路へのコマン
ド信号を発生するシステム制御回路とを有し、 前記計算機システムの出力データを前記入出力
インターフエースより入力データとして受信し
て、このデータと前記データバツフアの内容とを
前記比較回路が比較し、その一致状態を示す制御
信号を前記システム制御回路に送出し、 一致している場合には、前記システム制御回路
が前記制御出力信号を発生させることにより、前
記計算機システムへの割りこみ制御信号を発生さ
せて計算機システムのプログラム実行を停止させ
る制御を行い、一致していない場合には、前記シ
ステム制御回路が記憶装置制御回路にコマンド信
号を送出することにより、前記記憶装置制御回路
が記憶装置へ格納された前記入出力インターフエ
ースよりの入力データに対応する記憶装置のアド
レスを決定し、このアドレスに格納されているデ
ータを前記記憶装置より取り出して前記入出力イ
ンターフエースへ送出し、前記計算機システムへ
の入力データを生成することにより、前記計算機
システムの入出力データをもとにしたフイードバ
ツク系によるシーケンス制御を行うことを特徴と
するデバツグ装置。[Claims] 1. Input data from an input/output interface of a computer system having a function of executing a prescribed program and outputting prescribed data to the input/output interface according to data from the input/output interface. a storage device that stores output data to the input/output interface; a storage device control circuit that performs sequence control of the input/output data of the storage device; a data buffer that can store arbitrary data; and an input/output interface of the computer system. a comparison circuit that compares input data from the ACE with data taken out from the data buffer and generates a control signal indicating a match; and a control output signal to the computer system or control of the storage device based on the control signal. a system control circuit that generates a command signal to the circuit; the comparator circuit receives output data of the computer system as input data from the input/output interface, and compares this data with the contents of the data buffer; and sends a control signal indicating the matching state to the system control circuit, and if they match, the system control circuit generates the control output signal to generate an interrupt control signal to the computer system. If they do not match, the system control circuit sends a command signal to the storage device control circuit, so that the storage device control circuit stops the program execution of the computer system. The address of the storage device corresponding to the input data from the input/output interface stored in the computer is determined, the data stored at this address is retrieved from the storage device and sent to the input/output interface, and the data stored in the computer is sent to the input/output interface. A debugging device characterized in that by generating input data to the system, sequence control is performed by a feedback system based on the input/output data of the computer system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050374A JPS57164351A (en) | 1981-04-02 | 1981-04-02 | Debugging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050374A JPS57164351A (en) | 1981-04-02 | 1981-04-02 | Debugging device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164351A JPS57164351A (en) | 1982-10-08 |
| JPH0335696B2 true JPH0335696B2 (en) | 1991-05-29 |
Family
ID=12857104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56050374A Granted JPS57164351A (en) | 1981-04-02 | 1981-04-02 | Debugging device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164351A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222342A (en) * | 1988-03-02 | 1989-09-05 | Pfu Ltd | Data processor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247342A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Real time simulation system of input/output unit |
| JPS5487145A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Display system for data comparison and agreement |
| JPS55159257A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Debugging system |
-
1981
- 1981-04-02 JP JP56050374A patent/JPS57164351A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247342A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Real time simulation system of input/output unit |
| JPS5487145A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Display system for data comparison and agreement |
| JPS55159257A (en) * | 1979-05-30 | 1980-12-11 | Mitsubishi Electric Corp | Debugging system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164351A (en) | 1982-10-08 |
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