JPH0334349A - 集積回路レイアウト設計方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路レイアウト設計方式に関し、特にスタ
ンダードセル型レイアウト方式に関するものである。

〔従来の技術〕

集積回路に関するＣＡＤ技術の発展に伴いレイアウト設
計に対する自動化が実現されつつある。

従来、実用化されてきた代表的な自動レイアウト設計の
手法としては、例えば「実用ＡＳＩＣ技術１　（杉山尚
志　編著：工業調査会）に記されているように、ゲート
アレイ型およびスタンダードセル型の２つがあるが、特
にスタンダードセル型レイアウト方式は、ゲートアレイ
型レイアウト方式のような未配線問題が発生せず、また
ＲＡＭ。

ＲＯＭ、アナログ回路、あるいは人手により設計された
回路のレイアウトデータをマクロとして容易に取込むこ
とが可能であるので、最近特に注目されつつあるレイア
ウト方式である。

第５図は従来のスタンダードセル型レイアウト方式の作
業工程の一例を示すフロー図である。

（１）自動配置（ステップ１１） まず、ステップ１０で与えられた論理接続情報より各ス
タンダードセルを２次元平面上に配置する。この配置の
評価基準としては、ｉ〉仮想配線長の総和の最小化、ｉ
ｉ〉カットラインを横切る配線数の最小化がある。

（２〉グローバル配線（ステップ１２）ステップ１１に
より得られる配線結果に対し、各配線毎にどの配線領域
を通過させるかを決定する。

（３）詳細配線（ステップ１３） ステップ１２により得られる結果に対し、各配線領域毎
に詳細な配線を行う、この配線は設計ルールに基き予め
定められる一定間隔の配線格子上で行うことになる。

〈４〉レイアウトデータのマージ（ステップ１９Ｌ）ス
テップ１３により得られるセル間のレイアウト結果に対
し、予め用意した各セルの内部のレイアウトデータをマ
ージすることにより、最終のレイアウトデータを作成す
る。

これらステップ１１〜１３の各工程に対しては、現在ま
で多くのアルゴリズムを提案されているが、詳細につい
ては参考文献に記載されているに れら各工程は互いに密接に関連しており、例えばステッ
プ１３を実行中にステップ１２の結果を修正した方がよ
りよい結果が得られる場合もある。しかし、アルゴリズ
ム作成上問題が複雑化するのを避けるために通常は前工
程の結果を修正することは行わない。

第４図は論理接続情報の一例を示すレイアウト図であり
、セル（１）〜（５〉の入力（ｉｌ〜ｉ３）および出力
（０１）の接続関係を示している。

第６図は予め用意するセル（１）の内部構成を示すレイ
アウト図である。これらの図から、ステップ１１〜１３
の各工程を実行することにより得られるセル間のレイア
ウト結果の一例を第７図に示す。

ステップ１３において説明したとおり、スタンダードセ
ル型レイアウト方式では配線領域は使用する配線格子の
数で決まる。一方、現状の自動レイアウトプログラムで
は、１０にゲート以上の集積回路の配線領域はチップ全
体の面積の７０％以上を占める。従って、配線領域をで
きるだけ小さくすることがチップ面積縮小のために必要
である。

〔発明が解決しようとする課題〕

上述した従来のレイアウト方式は、予め用意したスタン
ダードセルによりレイアウトを行うに当り、配線領域が
チップ全体の面積に対して多大な割合を占めることにな
り、チップ面積の増大を招くという欠点があった。

本発明の目的は、このような欠点を除き、予め用意する
スタンダードセルライブラリにおいて同一のセルに対し
て端子位置のみ異なる複数の内部レイアウトデータを準
備し、実際のレイアウトにおいては詳細配線終了後に適
切−な端子位置を有する内部レイアウトデータを対応さ
せることにより、さらに配線領域を縮小し、チップ面積
を減少させた集積回路レイアウト方式を提供することに
ある。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の作業工程を示すものである
。第１図における各工程のステップ１１〜１３自動配置
、グローバル配線、詳細配線については従来例と同一で
あるので、従来例と異なる部分について説明する。

〈１）セルに対する内部レイアウトデータの選択による
配線領域の縮小〈ステップ１５〉本実施例では同一のセ
ルに対して、第２１７Ｉ（ａ）。

（ｂ）に示すように、端子位置のみが異なる複数個の内
部レイアウトデータを予め用意しておく。

各セルについて１つの内部レイアウトデータを予めデフ
ォルトとして対応させておき、詳細配線までは各セルの
端子位置はこの対応関係に基き固定させる。そして詳細
配線終了後得られるレイアウトデータに対して、各セル
毎に内部レイアウトデータとの対応関係を変更すること
により配線領域の縮小を図り、このとき対応関係の変更
テーブル（ステップ１８）を作成する。

（２〉レイアウトデータのマージ（ステップ１９）ステ
ップ１５により得られるセル間のレイアウト結果に対し
、予め用意した各セルの内部のレイアウトデータ（ステ
ップ１７）をマージすることにより、最終のレイアウト
（ステップ２０〉データを作成する。ただし、本実施例
は従来例と異なり１つのセルに対して複数個の内部レイ
アウトデータが存在し、そのためデフォルトの対応関係
及び対応関係の変更テーブルを基に、内部レイアウトデ
ータを選択しながら各セルに対してマージする。

以下、本実施例の動作を説明する。ステップ１０で与え
られる論理接続情報としては、従来例と同じく第４図に
示すものとし、また予めライブラリとして用意されるセ
ルの種類も従来例と同じである。各セルに対する内部レ
イアウトデータとしては端子位置のみ異なる複数個のも
のを用意するが、特に各セル毎に内部レイアウトデータ
の王つは従来例の内部レイアウトデータと一致している
ものとし、これをもってセルとのデフォルトの対応関係
とする。例えば、第４図におけるセル（１）には、第２
図（ａ）、（ｂ）に示すように、タイプ１．タイプ２・
・・の複数個の内部レイアウトデータが存在し、特に従
来のセル（１）に対応する内部レイアウトデータと一致
するタイプ１をセル（１）に対してデフォルトとして対
応させる。

第４図の論理接続情報に対しては、詳細配線工程〈ステ
ップ１３）までの結果として、第７図に示すレイアウト
データが得られる。この結果に対してセルに対する内部
レイアウトデータの選択による配線領域の縮小を行う。

この工程は次の手順で行う。

（１）各セル毎に以下の処理（２〉〜（４）を行う。

（２）２つの端子の各組合せ毎に以下の処理（３〉。

（４〉を行う。以下、２つの端子をｐ、ｑとし、ｐはｑ
の左側にあるものとする。

（３）端子ｐ、ｑを入替えた端子位置を持つ内部レイア
ウトデータが存在すれば以下の処理（４〉を行い、存在
しなければ処理（２）に戻る６（４〉端子ｐからの配線
が右に伸びていて、かつ端子ｑからの配線が左に伸びて
いる場合、新しいタイプの端子位置に変更後、ｐ及びｑ
からの配線を修正する。さらに対応関係の変更テーブル
にタイプの変更を記録して処理（２〉に戻り、そうでな
い場合はそのまま処理（２）に戻る。

（５）以上の処理（１）〜（４〉の結果得られるレイア
ウトデータに対して、配線領域を形成する対向する２つ
のセル列をさらに配線格子単位で近付けられるかどうか
を判定し、可能な場合近付けることにより配線領域を縮
小する。

例えば第７図のレイアウトデータに対して以上の処理（
１）〜（４〉を適用することにより、第３図（ａ）のレ
イアウトデータが得られる。このとき対応関係の変更テ
ーブルにはセル（！〉に対してタイプ２の内部レイアウ
トデータを対応させることを記録する。また、第７図の
レイアウトデータに対して処理（５）を適用することに
より、第３図（ｂ）のレイアウトデータが得られる。な
お、処理〈５〉については、従来のスタンダードセルレ
イアウト方式でも広く用いられているものであるので、
説明は省略する。

最後に、第３図（ｂ）のレイアウトデータに対して各セ
ルの内部レイアウトデータをマージする。このとき対応
関係の変更テーブルの記録に基き、セル（１）にはタイ
プ２の内部レイアウトデータをマージする。この結果、
最終のレイアウトデータを得ることができる。

〔発明の効果〕

以上説明したように本発明は、予め用意するスタンダー
ドセルライブラリにおいて同一のセルに対して端子位置
のみ異なる複数の内部レイアウトデータを準備し、実際
のレイアウトにおいては詳細配線終了後に適切な端子位
置を有する内部レイアウトデータを対応させることによ
り、さらに配線領域を縮小しチップ面積の減少を図るこ
とができるという効果がある。

なお、セル数をＮ、各セルにおける端子数の最大値をＭ
とした時、詳細配線終了後の本発明に固有の工程に対す
るアルゴリズムの複雑さはＮ、Ｃ２のオーダとなり、現
実にはＭの値が大きな値にはならないので、計算時間の
観点からも本発明が十分実用的なものといえる。

【図面の簡単な説明】

第１図は本発明の一実施例の作業工程を示すフロー図、
第２図（ａ）、（ｂ）は本実施例のスタンダードセルラ
イブラリにおける２つのセル内部のレイアウト図、第３
図（ａ）、（ｂ）は本実施例におけるセル間のレイアラ
斗の中間結果およびレイアウト結果を示すレイアウト図
、第４図は本実施例において用いる論理接続情報を示す
レイアウト図、第５図は従来のレイアウト方式の作業工
程の一例を示すフロー図、第６図は従来例のスタンダー
ドセルライブラリにおけるセル１の内部レイアウトデー
タを示すレイアウト図、第７図は従来例におけるセル間
のレイアウト結果を示すレイアウト図である。 １１〜２０・・・処理ステップ、３０・・・論理素子（
レイアウト）、３１・・・第１、層（金属）、３２・・
第２１（金属）、３３・・・スルーホール。

Claims (1)

【特許請求の範囲】
1. 与えられた接続情報に対し予め用意したセルライブラリ
   により配置及び配線を行い所望のマスクレイアウトを実
   現する集積回路レイアウト設計方式において、前記セル
   ライブラリの同一セルに対して所定の機能を実現するセ
   ル内の内部レイアウトデータとして端子位置の異なる複
   数個のものを用意し、前記セルと前記内部レイアウトデ
   ータとの対応関係を記録する対応テーブルを用意し、予
   め前記複数個の内部レイアウトデータに対してその１つ
   を選択して前記セルと前記内部レイアウトデータとの第
   １の対応関係として前記対応テーブルに記録し、与えら
   れた接続情報に対して前記セルと前記内部レイアウトデ
   ータとの第１の対応関係に基づく前記セル上の端子位置
   に従い複数セル間の配置及び配線を行って複数セル間の
   第１のレウアウトデータを生成し、これら複数セル間の
   前記第１のレイアウトデータに対し他の端子位置を有す
   る前記内部レイアウトデータを選択することにより、そ
   の配線領域を縮小して複数セル間の第２のレイアウトデ
   ータを生成し、複数セル間の前記第２のレイアウトデー
   タの生成にあたり新たに定まる前記セルと前記内部レイ
   アウトデータとの第２の対応関係を前記対応テーブルに
   記録し、前記対応テーブルに記録した前記セルと前記内
   部レイアウトデータとの第２の対応関係に基づき複数セ
   ル間の前記第２のレイアウトデータと各セルの前記内部
   レイアウトデータとを合成することにより所望のレイア
   ウトデータを作成することを特徴とする集積回路レイア
   ウト設計方式。