JPH0332098Y2 - - Google Patents
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- Publication number
- JPH0332098Y2 JPH0332098Y2 JP20069886U JP20069886U JPH0332098Y2 JP H0332098 Y2 JPH0332098 Y2 JP H0332098Y2 JP 20069886 U JP20069886 U JP 20069886U JP 20069886 U JP20069886 U JP 20069886U JP H0332098 Y2 JPH0332098 Y2 JP H0332098Y2
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- JP
- Japan
- Prior art keywords
- source
- gate
- agc
- signal
- capacitor
- Prior art date
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
(産業上の利用分野)
本考案は、回路構成が簡単であるとともに出力
される信号に歪が生じないようにしたAGC回路
に関するものである。
される信号に歪が生じないようにしたAGC回路
に関するものである。
(従来の技術)
シングルゲートのFETを用いた従来のAGC回
路の一例を第2図に示す。第2図において、信号
入力端子1がFET2のゲートGに接続されてい
る。そして、第1のAGC信号入力端子3が抵抗
4,5を直列に介して接地され、これらの抵抗4
と5の接続点がゲートGに接続されている。ま
た、第2のAGC信号入力端子6が第1と第2の
ダイオード7,8を順方向に直列に介して接地さ
れ、第1と第2のダイオード7と8の接続点がコ
ンデンサaを介してゲートGに接続されている。
路の一例を第2図に示す。第2図において、信号
入力端子1がFET2のゲートGに接続されてい
る。そして、第1のAGC信号入力端子3が抵抗
4,5を直列に介して接地され、これらの抵抗4
と5の接続点がゲートGに接続されている。ま
た、第2のAGC信号入力端子6が第1と第2の
ダイオード7,8を順方向に直列に介して接地さ
れ、第1と第2のダイオード7と8の接続点がコ
ンデンサaを介してゲートGに接続されている。
さらに、FET2のソースSがソース抵抗10
とソースコンデンサ11を並列に介して接地さ
れ、ドレインDが信号出力端子12に接続される
とともに抵抗13を介して電源端子14に接続さ
れている。
とソースコンデンサ11を並列に介して接地さ
れ、ドレインDが信号出力端子12に接続される
とともに抵抗13を介して電源端子14に接続さ
れている。
かかる構成において、第1のAGC信号入力端
子3に与える第1のAGC信号の電圧を下げてゲ
ートGとソースS間の電位差を下げれば、シング
ルゲートのFET2のダイナミツクレンジが低下
して信号増幅の抑圧がなされる。また、第2の
AGC信号の電圧を高くして、第1と第2のダイ
オード7,8に電流を流して導通させると、コン
デンサ9と第2のダイオード8を介して信号が減
衰される。したがつて、まず強いレベルの信号入
力に対して第2のAGC信号を高い電圧に制御し
て信号を減衰させて出力端子12に現われる信号
レベルを調整する。そして、この調整でも不充分
な強いレベルの信号入力のときに、第1のAGC
信号を低い電圧に制御してFET2のダイナミツ
クレンジを下げて出力端子12に現われる信号の
抑圧を行う。もつて、信号入力の強弱にかかわら
ず出力端子12に一定のレベルの信号が出力され
る。
子3に与える第1のAGC信号の電圧を下げてゲ
ートGとソースS間の電位差を下げれば、シング
ルゲートのFET2のダイナミツクレンジが低下
して信号増幅の抑圧がなされる。また、第2の
AGC信号の電圧を高くして、第1と第2のダイ
オード7,8に電流を流して導通させると、コン
デンサ9と第2のダイオード8を介して信号が減
衰される。したがつて、まず強いレベルの信号入
力に対して第2のAGC信号を高い電圧に制御し
て信号を減衰させて出力端子12に現われる信号
レベルを調整する。そして、この調整でも不充分
な強いレベルの信号入力のときに、第1のAGC
信号を低い電圧に制御してFET2のダイナミツ
クレンジを下げて出力端子12に現われる信号の
抑圧を行う。もつて、信号入力の強弱にかかわら
ず出力端子12に一定のレベルの信号が出力され
る。
(考案が解決しようとする問題点)
ところで、上記した従来のAGC回路にあつて
は、強いレベルの信号入力に対して、第1と第2
のAGC信号の電圧変化が反対方向でしかも動作
させるべき信号入力のレベルが相違するので、そ
れぞれの信号を出力させるための回路が必要とな
る。このために回路構成が複雑なものとなるとい
う問題点があつた。また、ドレイン電流の変化に
よりソースSの電位が変化し、ゲートGとソース
S間の電位差が変化して作が安定せず、しかもダ
イナミツクレンジの低下によりFET2から出力
される信号に歪を生じるという問題点があつた。
は、強いレベルの信号入力に対して、第1と第2
のAGC信号の電圧変化が反対方向でしかも動作
させるべき信号入力のレベルが相違するので、そ
れぞれの信号を出力させるための回路が必要とな
る。このために回路構成が複雑なものとなるとい
う問題点があつた。また、ドレイン電流の変化に
よりソースSの電位が変化し、ゲートGとソース
S間の電位差が変化して作が安定せず、しかもダ
イナミツクレンジの低下によりFET2から出力
される信号に歪を生じるという問題点があつた。
本考案の目的は、上記した従来のAGC回路の
問題点を解決するためになされたもので、回路構
成が簡単でしかも出力される信号に歪が生じない
ようにしたAGC回路を提供することにある。
問題点を解決するためになされたもので、回路構
成が簡単でしかも出力される信号に歪が生じない
ようにしたAGC回路を提供することにある。
(問題点を解決するための手段)
かかる目的を達成するために、本考案のAGC
回路は、信号入力端子をFETのゲートに接続し、
このゲートをコンデンサと順方向のダイオードを
順次に介してソースに接続し、また前記ゲートに
抵抗を介して前記ソースに接続し、このソースを
ソース抵抗とソースコンデンサを並列に介して接
地し、前記コンデンサと前記ダイオードの接続点
にAGC信号を与えるように構成されている。
回路は、信号入力端子をFETのゲートに接続し、
このゲートをコンデンサと順方向のダイオードを
順次に介してソースに接続し、また前記ゲートに
抵抗を介して前記ソースに接続し、このソースを
ソース抵抗とソースコンデンサを並列に介して接
地し、前記コンデンサと前記ダイオードの接続点
にAGC信号を与えるように構成されている。
(作 用)
ゲートがコンデンサと順方向のダイオードを順
次に介してソースに接続され、このソースがソー
スコンデンサを介て接地されているので、AGC
信号でダイオードに電流を流して導通させるとゲ
ートに与えられる信号入力が減衰される。また、
ソースがソース抵抗を介して接地されているの
で、AGC信号による電流が流れてソースの電位
が高くなり、ドレインとソース間の電位差が小さ
くなつて増幅度が低下する。さらに、ゲートが抵
抗を介してソースに接続されているので、ソース
の電位が変化してもゲートとソース間の電位差は
一定で安定した動作が得られる。
次に介してソースに接続され、このソースがソー
スコンデンサを介て接地されているので、AGC
信号でダイオードに電流を流して導通させるとゲ
ートに与えられる信号入力が減衰される。また、
ソースがソース抵抗を介して接地されているの
で、AGC信号による電流が流れてソースの電位
が高くなり、ドレインとソース間の電位差が小さ
くなつて増幅度が低下する。さらに、ゲートが抵
抗を介してソースに接続されているので、ソース
の電位が変化してもゲートとソース間の電位差は
一定で安定した動作が得られる。
(実施例)
以下、本考案の実施例を第1図を参照して説明
する。第1図は、本考案のAGC回路の一実施例
の回路図である。第1図において、第2図と同一
回路素子に同一符号を付けて重複する説明を省略
する。
する。第1図は、本考案のAGC回路の一実施例
の回路図である。第1図において、第2図と同一
回路素子に同一符号を付けて重複する説明を省略
する。
第1図において、FET20として非飽和形の
または非飽和領域で動作させるシングルゲートの
素子が用いられている。そして、このFET20
のゲートGがコンデンサ21と順方向に第1のダ
イオード22を順次に介してソースSに接続され
ている。
または非飽和領域で動作させるシングルゲートの
素子が用いられている。そして、このFET20
のゲートGがコンデンサ21と順方向に第1のダ
イオード22を順次に介してソースSに接続され
ている。
また、ゲートGは抵抗23を介してソースSに
接続されている。さらに、AGC信号入力端子2
4が順方向に第2のダイオード25を介してコン
デンサ21と第1のダイオード22の接続点に接
続されている。
接続されている。さらに、AGC信号入力端子2
4が順方向に第2のダイオード25を介してコン
デンサ21と第1のダイオード22の接続点に接
続されている。
かかる構成において、AGC信号入力端子24
に与えるAGC信号の電圧を高くすると、第1と
第2のダイオード22,25および抵抗10を介
して電流が流れ、第1のダイオード22のインピ
ーダンスが低下する。すると、信号入力端子1に
与えられる信号入力がコンデンサ21と第1のダ
イオード22およびソースコンデンサ11を順次
に介して減衰される。同時に、抵抗10にはドレ
イン電流とAGC信号による電流が流れ、ソース
Sの電位が高くなつてドレインDとソースS間の
電位差が小さくなり、FET20の増幅度が低下
される。また、ゲートGとソースS間は抵抗23
を介して接続されているので、ソースSの電位が
変化してもゲートDとソースS間の電位差はほぼ
一定であり、FET20の動作が安定している。
に与えるAGC信号の電圧を高くすると、第1と
第2のダイオード22,25および抵抗10を介
して電流が流れ、第1のダイオード22のインピ
ーダンスが低下する。すると、信号入力端子1に
与えられる信号入力がコンデンサ21と第1のダ
イオード22およびソースコンデンサ11を順次
に介して減衰される。同時に、抵抗10にはドレ
イン電流とAGC信号による電流が流れ、ソース
Sの電位が高くなつてドレインDとソースS間の
電位差が小さくなり、FET20の増幅度が低下
される。また、ゲートGとソースS間は抵抗23
を介して接続されているので、ソースSの電位が
変化してもゲートDとソースS間の電位差はほぼ
一定であり、FET20の動作が安定している。
したがつて、AGC信号入力端子24に与える
AGC信号を調整することで、出力端子12に出
力される信号のレベルを一定とすることができ
る。
AGC信号を調整することで、出力端子12に出
力される信号のレベルを一定とすることができ
る。
(考案の効果)
以上説明したように、本考案のAGC回路によ
れば、1つのAGC信号によつて、信号入力の減
衰とFETの増幅度の低下を調整でき、AGC信号
を出力するための回路が1つで良く、装置全体の
回路構成が簡単なものとなる。また、信号入力の
減衰とFETの増幅度の低下によつて出力される
信号のレベルを抑圧するので、出力される信号に
歪を生じることがない。さらに、ゲートとソース
間の電位差が一定で安定した動作が得られるとい
う優れた効果を奏する。
れば、1つのAGC信号によつて、信号入力の減
衰とFETの増幅度の低下を調整でき、AGC信号
を出力するための回路が1つで良く、装置全体の
回路構成が簡単なものとなる。また、信号入力の
減衰とFETの増幅度の低下によつて出力される
信号のレベルを抑圧するので、出力される信号に
歪を生じることがない。さらに、ゲートとソース
間の電位差が一定で安定した動作が得られるとい
う優れた効果を奏する。
第1図は、本考案のAGC回路の一実施例の回
路図であり、第2図は、従来のAGC回路の一例
の回路図である。 1:信号入力端子、10:ソース抵抗、11:
ソースコンデンサ、20:FET、21:コンデ
ンサ、22:第1のダイオード、23:抵抗、2
4:AGC信号入力端子、G:ゲート、S:ソー
ス。
路図であり、第2図は、従来のAGC回路の一例
の回路図である。 1:信号入力端子、10:ソース抵抗、11:
ソースコンデンサ、20:FET、21:コンデ
ンサ、22:第1のダイオード、23:抵抗、2
4:AGC信号入力端子、G:ゲート、S:ソー
ス。
Claims (1)
- 信号入力端子をFETのゲートに接続し、この
ゲートをコンデンサと順方向のダイオードを順次
に介してソースに接続し、また前記ゲートに抵抗
を介して前記ソースに接続し、このソースをソー
ス抵抗とソースコンデンサを並列に介して接地
し、前記コンデンサと前記ダイオードの接続点に
AGC信号を与えるようにしたことを特徴とする
AGC回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20069886U JPH0332098Y2 (ja) | 1986-12-27 | 1986-12-27 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20069886U JPH0332098Y2 (ja) | 1986-12-27 | 1986-12-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63108218U JPS63108218U (ja) | 1988-07-12 |
JPH0332098Y2 true JPH0332098Y2 (ja) | 1991-07-08 |
Family
ID=31163454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20069886U Expired JPH0332098Y2 (ja) | 1986-12-27 | 1986-12-27 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0332098Y2 (ja) |
-
1986
- 1986-12-27 JP JP20069886U patent/JPH0332098Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS63108218U (ja) | 1988-07-12 |
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