JP2992557B2 - 電子アッテネータ回路 - Google Patents
電子アッテネータ回路Info
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- JP2992557B2 JP2992557B2 JP1271490A JP27149089A JP2992557B2 JP 2992557 B2 JP2992557 B2 JP 2992557B2 JP 1271490 A JP1271490 A JP 1271490A JP 27149089 A JP27149089 A JP 27149089A JP 2992557 B2 JP2992557 B2 JP 2992557B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御電圧により入力信号のゲインを調整す
る電子アッテネータ回路に関する。
る電子アッテネータ回路に関する。
この種の回路として、従来ではトランスコンダクタン
ス増幅回路を使用して、その動作電流を外部から制御す
ることより入力信号を減衰させる回路があった。
ス増幅回路を使用して、その動作電流を外部から制御す
ることより入力信号を減衰させる回路があった。
また、第３図に示すように、入力端子１に印加する入
力信号電圧を分割するように２個のＪ（接合型）FETQ
1、Q2を接続し、制御端子２から制御電圧Vcを印加して
一方のトランジスタQ1のゲートの電圧を調整し、信号減
衰量を変化させるものがあった。JFETを１個とせず２個
とするのは、製造上にバラツキを吸収するためである。
なお、R1は入力抵抗、３は出力端子、C1、C2は直流カッ
ト用のカップリングコンデンサである。
力信号電圧を分割するように２個のＪ（接合型）FETQ
1、Q2を接続し、制御端子２から制御電圧Vcを印加して
一方のトランジスタQ1のゲートの電圧を調整し、信号減
衰量を変化させるものがあった。JFETを１個とせず２個
とするのは、製造上にバラツキを吸収するためである。
なお、R1は入力抵抗、３は出力端子、C1、C2は直流カッ
ト用のカップリングコンデンサである。
この回路では、制御電圧Vcを変化させることによりJF
ETQ1のゲート・ソース間の電圧VGSを変化させると、第
４図に示すように、VDS−IDS特性が変化し、例えばその
電圧VGSを正側に大きく増大させればチャンネル抵抗が
無限大にまで変化するので、出力信号を０にまで減衰さ
せることができる。
ETQ1のゲート・ソース間の電圧VGSを変化させると、第
４図に示すように、VDS−IDS特性が変化し、例えばその
電圧VGSを正側に大きく増大させればチャンネル抵抗が
無限大にまで変化するので、出力信号を０にまで減衰さ
せることができる。
ところが、前者のトランスコンダクタンス増幅回路を
使用するものでは、１個の乾電池を電源とする1.5v程度
の低電圧電源の場合には、歪やS/Nの問題を解決してそ
の回路を構成することが容易でなかった。
使用するものでは、１個の乾電池を電源とする1.5v程度
の低電圧電源の場合には、歪やS/Nの問題を解決してそ
の回路を構成することが容易でなかった。
また、後者の第３図に示す回路は、入力信号の大きさ
によってJFETのチャンネル抵抗が変化して所謂自己変調
を起こすために（ソース電極、ドレイン電極が交互に入
れ換わるために）、大振幅入力時に大きな整流歪が発生
するという問題があった。
によってJFETのチャンネル抵抗が変化して所謂自己変調
を起こすために（ソース電極、ドレイン電極が交互に入
れ換わるために）、大振幅入力時に大きな整流歪が発生
するという問題があった。
本発明は以上のような点に鑑みてなされたものであ
り、その目的は、低電圧源でも良好に動作し、回路構成
も単純化された電子アッテネータ回路を提供することで
ある。
り、その目的は、低電圧源でも良好に動作し、回路構成
も単純化された電子アッテネータ回路を提供することで
ある。
このために本発明は、NPNトランジスタからなる増幅
回路と、該増幅回路の入力側に直列に接続した入力JFET
と、上記増幅回路の入力と出力の間に接続した帰還JFET
と、上記増幅回路にバイアスを与えるバイアス回路とか
ら成り、上記入力JFETのゲートに制御電圧を印加し、上
記帰還JFETのゲート・ソース間を短絡し、上記バイアス
回路を別のJFETで決まる電流を基準電流とするカレント
ミラー回路で構成した。
回路と、該増幅回路の入力側に直列に接続した入力JFET
と、上記増幅回路の入力と出力の間に接続した帰還JFET
と、上記増幅回路にバイアスを与えるバイアス回路とか
ら成り、上記入力JFETのゲートに制御電圧を印加し、上
記帰還JFETのゲート・ソース間を短絡し、上記バイアス
回路を別のJFETで決まる電流を基準電流とするカレント
ミラー回路で構成した。
この構成により、入力JFETのソース電圧がNPNトラン
ジスタのVBEで固定され、この電圧とゲートに加わる制
御電圧との差により入力JFETのチャンネル抵抗が制御さ
れて、減衰量が決定される。
ジスタのVBEで固定され、この電圧とゲートに加わる制
御電圧との差により入力JFETのチャンネル抵抗が制御さ
れて、減衰量が決定される。
以下、本発明の実施例について説明する。第１図はそ
の一実施例の電子アッテネータ回路の回路図である。第
３図で説明したものと同一のものには同一の符号を付し
た。また、Ｒチャンネル側についてはＬチャンネル側に
示したものと同一のものには同一の符号に「′」を付し
た。
の一実施例の電子アッテネータ回路の回路図である。第
３図で説明したものと同一のものには同一の符号を付し
た。また、Ｒチャンネル側についてはＬチャンネル側に
示したものと同一のものには同一の符号に「′」を付し
た。
ここでは、Ｌチャンネル側を代表して説明する。Q3は
第３図のJFETQ2に相当するJFETであり、JFETQ1に直列接
続され、ソース・ゲート間が短絡されている。Q4は反転
増幅回路として働くNPNトランジスタであり、ベースをJ
FETQ1とQ3の通接続点に、コレクタをJFETQ3のソース
に、エミッタを接地に各々接続したものである。この結
果、JFETQ1はこの反転増幅回路の入力抵抗として、また
JFETQ3は帰還抵抗として働く。
第３図のJFETQ2に相当するJFETであり、JFETQ1に直列接
続され、ソース・ゲート間が短絡されている。Q4は反転
増幅回路として働くNPNトランジスタであり、ベースをJ
FETQ1とQ3の通接続点に、コレクタをJFETQ3のソース
に、エミッタを接地に各々接続したものである。この結
果、JFETQ1はこの反転増幅回路の入力抵抗として、また
JFETQ3は帰還抵抗として働く。
Q5はトランジスタQ4のバイアス回路として働くPNPト
ランジスタであり、PNPトランジスタQ6とカレントミラ
ー接続されている。Q7はトランジスタQ6の基準電流を決
める電流源として働くJFETである。また、上記トランジ
スタQ6は、トランジスタQ5以外にもトランジスタQ5′及
びトランジスタQ8とカレントミラー接続されている。
ランジスタであり、PNPトランジスタQ6とカレントミラ
ー接続されている。Q7はトランジスタQ6の基準電流を決
める電流源として働くJFETである。また、上記トランジ
スタQ6は、トランジスタQ5以外にもトランジスタQ5′及
びトランジスタQ8とカレントミラー接続されている。
VRは減衰量調整用の可変抵抗であり、この可変抵抗VR
で電源電圧VCCを分割して得た電圧が制御端子２に印加
される。Q9はその制御端子２に印加される電圧を抵抗R2
とR3で分割した電圧がベースに加えられるPNPトランジ
スタであり、そのエミッタに接続された抵抗R4を介して
上記トランジスタQ8からの電流が流入する。よって、こ
のトランジスタQ9は可変抵抗VRで得られる電圧をシフト
する電圧シフト回路として機能する。そして、抵抗R4と
トランジスタQ8のコレクタとの接続点の電圧が制御電圧
VcとしてJFETQ1のゲートに印加される。
で電源電圧VCCを分割して得た電圧が制御端子２に印加
される。Q9はその制御端子２に印加される電圧を抵抗R2
とR3で分割した電圧がベースに加えられるPNPトランジ
スタであり、そのエミッタに接続された抵抗R4を介して
上記トランジスタQ8からの電流が流入する。よって、こ
のトランジスタQ9は可変抵抗VRで得られる電圧をシフト
する電圧シフト回路として機能する。そして、抵抗R4と
トランジスタQ8のコレクタとの接続点の電圧が制御電圧
VcとしてJFETQ1のゲートに印加される。
さて、このＬチャンネルの回路では、JFETQ1のチャン
ネル抵抗とJFETQ3のチャンネル抵抗の比によりゲインが
決まってくる。そしてこのゲインは、可変抵抗VRを調整
して制御電圧Vcを変化させJFETQ1のチャンネル抵抗を変
化させて、調整することができる。第２図にその減衰特
性を示した。
ネル抵抗とJFETQ3のチャンネル抵抗の比によりゲインが
決まってくる。そしてこのゲインは、可変抵抗VRを調整
して制御電圧Vcを変化させJFETQ1のチャンネル抵抗を変
化させて、調整することができる。第２図にその減衰特
性を示した。
このとき、JFETQ7で決まる定電流の値と抵抗R4の値を
適宜設定することにより、制御電圧Vcは≒０からそれ以
上に変化させることができる。
適宜設定することにより、制御電圧Vcは≒０からそれ以
上に変化させることができる。
また、トランジスタQ4のベース・エミッタ間電圧VBE
がJFETQ1のソースに直流バイアスとして印加されそのソ
ースの直流電位が固定されるので、そのJFETQ1のゲート
に印加される制御電圧Vcが、「Vc＝VBE」のとき、そのJ
FETQ1のVGS＝０となり、このときチャンネル抵抗が最小
となる。このとき減衰量が0dBとなるように、JFETQ3に
同じ抵抗のものを使用している。
がJFETQ1のソースに直流バイアスとして印加されそのソ
ースの直流電位が固定されるので、そのJFETQ1のゲート
に印加される制御電圧Vcが、「Vc＝VBE」のとき、そのJ
FETQ1のVGS＝０となり、このときチャンネル抵抗が最小
となる。このとき減衰量が0dBとなるように、JFETQ3に
同じ抵抗のものを使用している。
また、JFETQ1はそのドレインから信号が入力すること
になるので、第３図における回路と異なり、入力信号に
よってチャンネル抵抗が変調を受けることはない。
になるので、第３図における回路と異なり、入力信号に
よってチャンネル抵抗が変調を受けることはない。
また、トランジスタQ6のVBEがほぼ0.6vであるので、
定電流源として働くJFETQ7のピンチオフ電圧Vpを0.3〜
0.4vに選ぶことにより、電源電圧Vccが1v程度にまで低
下しても、アッテネータとしての機能が喪失することは
ない。
定電流源として働くJFETQ7のピンチオフ電圧Vpを0.3〜
0.4vに選ぶことにより、電源電圧Vccが1v程度にまで低
下しても、アッテネータとしての機能が喪失することは
ない。
また、トランジスタQ4のベース・エミッタ間電圧VBE
を0.6vとすると、入力電圧として600mVピークまで歪な
く扱うことができ、カセットテーププレーヤ等のように
信号電圧が200mVrmsの信号を充分扱うことができる。
を0.6vとすると、入力電圧として600mVピークまで歪な
く扱うことができ、カセットテーププレーヤ等のように
信号電圧が200mVrmsの信号を充分扱うことができる。
以上はチャンネル側についての説明であるが、Ｒチャ
ンネル側についても全く同様に動作する。
ンネル側についても全く同様に動作する。
以上説明したように、本発明によれば、簡単な構成の
回路で入力信号を所望量だけ減衰させることができ、こ
のとき入力信号によりJFETが自己変調する等の問題はな
く、また使用電源も1v程度の低電圧まで使用可能となる
という利点がある。
回路で入力信号を所望量だけ減衰させることができ、こ
のとき入力信号によりJFETが自己変調する等の問題はな
く、また使用電源も1v程度の低電圧まで使用可能となる
という利点がある。
第１図は本発明の一実施例の電子アッテネータ回路の回
路図、第２図はその動作特性図、第３図は従来の電子ア
ッテネータ回路の回路図、第４図はJFETの特性図であ
る。
路図、第２図はその動作特性図、第３図は従来の電子ア
ッテネータ回路の回路図、第４図はJFETの特性図であ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−30109（ＪＰ，Ａ) 特開 昭52−63052（ＪＰ，Ａ) 実開 昭48−21542（ＪＰ，Ｕ) 実開 昭51−144153（ＪＰ，Ｕ) 実開 昭53−71358（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03G 1/00 - 3/18
Claims (1)
- 【請求項１】NPNトランジスタからなる増幅回路と、該
増幅回路の入力側に直列に接続した入力JFETと、上記増
幅回路の入力と出力の間に接続した帰還JFETと、上記増
幅回路にバイアスを与えるバイアス回路とから成り、 上記入力JFETのゲートに制御電圧を印加し、上記帰還JF
ETのゲート・ソース間を短絡し、上記バイアス回路を別
のJFETで決まる電流を基準電流とするカレントミラー回
路で構成したことを特徴とする電子アッテネータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271490A JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271490A JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135103A JPH03135103A (ja) | 1991-06-10 |
| JP2992557B2 true JP2992557B2 (ja) | 1999-12-20 |
Family
ID=17500778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271490A Expired - Fee Related JP2992557B2 (ja) | 1989-10-20 | 1989-10-20 | 電子アッテネータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2992557B2 (ja) |
-
1989
- 1989-10-20 JP JP1271490A patent/JP2992557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135103A (ja) | 1991-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |