JPH0331785A - 利得制御装置 - Google Patents
利得制御装置Info
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- JPH0331785A JPH0331785A JP1168183A JP16818389A JPH0331785A JP H0331785 A JPH0331785 A JP H0331785A JP 1168183 A JP1168183 A JP 1168183A JP 16818389 A JP16818389 A JP 16818389A JP H0331785 A JPH0331785 A JP H0331785A
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- 230000003247 decreasing effect Effects 0.000 claims 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 101000999325 Homo sapiens Cobalamin binding intrinsic factor Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000002592 echocardiography Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野コ
本発明は、追尾レーダ等の受信装置のＩＦ増幅回路にお
けるＳ ＴＣ（Ｓｅｎｓｉｔｉｖｉｔｙ ＴｉｍｅＣｏ
ｎｔｒｏｌ）等の正規化に係り高速、且つ低雑音のもと
に所定の値に制御を行う開ループの利得制御装置に関す
る。 ［従来の技術］ 従来、追尾レーダ等の受信装置においては、物標に係る
反射信号の振幅を、距離および大きさに左右されない一
定の値に形成する、すなわち、強クラッタ電力あるいは
不要エコーを除去せしめて、物標に係る検出の向上ある
いは不要な変動要素を除去すべく正規化が行われる。 斯かる正規化における閉ループのＴＦ増幅信号の一定化
手段の一例を第４図に示す。 図中、入力ＩＦ倍信号１は、例えば、受信装置の周波数
変換部から創出された信号である。 入力ＩＦ倍信号１は、カップラ２を介し遅延線４とＬＯ
Ｇアンプ（対数増幅器）８に入力される。ＬＯＧアンプ
８から、ＩＦ信号Ｓ２が、その入力の電力（ｄＢ、）に
比例した電圧に変換されて導出される。次いで、可変抵
抗器ｌＯでＡ／Ｄ変換器１４のＩＬｓＢがデジタル可変
減衰器６のＩＬＳＢになるように調整されて、オフセッ
ト電圧発生回路１６からのオフセット電圧と共に、差動
増幅器１２に入力される。ここで、人力ＩＦ倍信号１の
最小レベルがＡ／Ｄ変換器１４の動作最小レベルに整合
すべくレベル調整が行われる。 そして、Ａ／Ｄ変換器１４より導出される信号、すなわ
ち、前記入力の電力に比例して導出されるデジタル信号
Ｓｄは、減算器１８で、スレショルドレベル信号Ｓ、と
の値の差が抽出されて出力信号Ｓ、として導出される。 次いでセレクト回路２０では、減算結果の出力信号Ｓ、
の値が正の場合は、出力信号Ｓ、を選択し、負の場合は
、
けるＳ ＴＣ（Ｓｅｎｓｉｔｉｖｉｔｙ ＴｉｍｅＣｏ
ｎｔｒｏｌ）等の正規化に係り高速、且つ低雑音のもと
に所定の値に制御を行う開ループの利得制御装置に関す
る。 ［従来の技術］ 従来、追尾レーダ等の受信装置においては、物標に係る
反射信号の振幅を、距離および大きさに左右されない一
定の値に形成する、すなわち、強クラッタ電力あるいは
不要エコーを除去せしめて、物標に係る検出の向上ある
いは不要な変動要素を除去すべく正規化が行われる。 斯かる正規化における閉ループのＴＦ増幅信号の一定化
手段の一例を第４図に示す。 図中、入力ＩＦ倍信号１は、例えば、受信装置の周波数
変換部から創出された信号である。 入力ＩＦ倍信号１は、カップラ２を介し遅延線４とＬＯ
Ｇアンプ（対数増幅器）８に入力される。ＬＯＧアンプ
８から、ＩＦ信号Ｓ２が、その入力の電力（ｄＢ、）に
比例した電圧に変換されて導出される。次いで、可変抵
抗器ｌＯでＡ／Ｄ変換器１４のＩＬｓＢがデジタル可変
減衰器６のＩＬＳＢになるように調整されて、オフセッ
ト電圧発生回路１６からのオフセット電圧と共に、差動
増幅器１２に入力される。ここで、人力ＩＦ倍信号１の
最小レベルがＡ／Ｄ変換器１４の動作最小レベルに整合
すべくレベル調整が行われる。 そして、Ａ／Ｄ変換器１４より導出される信号、すなわ
ち、前記入力の電力に比例して導出されるデジタル信号
Ｓｄは、減算器１８で、スレショルドレベル信号Ｓ、と
の値の差が抽出されて出力信号Ｓ、として導出される。 次いでセレクト回路２０では、減算結果の出力信号Ｓ、
の値が正の場合は、出力信号Ｓ、を選択し、負の場合は
、
〔０〕を選択して、出力信号Ｓ、を創出する。
すなわち、出力信号Ｓ１の値をＷ１出力信号Ｓ、ｌの値
をＺとすると次の関係となる。 上記演算結果である出力信号Ｓｗは、ラッチ回路２４に
ラッチされて、ドライブ回路２６を介してデジタル可変
減衰器６に供給される。この場合、遅延が生起するため
、遅延線４により人力ＩＦ倍信号、が遅延されて供給さ
れ、時間軸上の整合が行われる。 ここで、第５図（ａ）乃至（ｆ）は、上記構成における
信号処理波形とタイミングを示したものである。同図に
おいて、遅延線４の出力信号が、スレショルドレベルを
越えたレベルから、理想的な場合は、公国（（至）に示
される波形のように、出力ｒＦ倍信号。は、一定値に保
たれる。然しながら、実動時には、デジタル可変減衰器
６から、スイッチングノイズが発生する。人力ＩＦ倍信
号１が高速でＩ ＬＳＢ分相当の変動が生じている場合
は、スイッチングノイズのため公国（ｆ）に示される波
形のように、人力ＩＦ倍信号、の変動以上に出力が変動
する。ここでデジタル可変減衰器６の制御値および入力
ＩＦ倍信号１との関係を第６図に示す。図から容易に理
解されるように、入力ＩＦ倍信号１が最小レベルよりス
レショルドレベルを越えて、最大値に達し、次いで、低
下してスレショルドレベルから最小値に変化する場合は
、直線的に応答する。 ［発明が解決しようとする課題］ 然しながら、上記の従来技術に係る利得制御装置におい
ては、人力ＩＦ倍信号わずかに変動している場合に、こ
の変動に追従してデジタル可変減衰器が高速で作動し、
そのためデジタル可変減衰器でスイッチングノイズが生
起し、これにより、例えば、以後のビデオ増幅器のＣＦ
Ａ Ｒ（Ｃｏｎｓｔａｎｔ Ｆａｌｓｅ＾ｆａｒｍ
Ｒａｔｅ）機能動作が低下して、クラッタ中、物標に係
る信号の探知が困難になる等の欠点を有している。 本発明は係る点に鑑みてなされたものであって、人力信
号のわずかな変動に動作応答することなく、デジタル可
変減衰器からのスイッチングノイズを有効に低減せしめ
、以後の信号処理が容易、且つ有効化する利得制御装置
を提供することを目的とする。 ［課題を解決するための手段］ 前記の課題を解決するために、本発明の利得制御装置は
、 高周波信号が夫々入力され、制御信号のもとに所定出力
特性に形成して送出する可変減衰手段と制御信号を生成
して送出する制御信号創出手段とを備えた利得制御装置
において、前記制御信号創出手段は、 デジタル信号を生成するＡ／Ｄ変換器と、前記デジタル
信号とスレショルドレベルとの減算を行う減算器と、 前記デジタル信号をスレショルドレベルヲ越える立ち上
がりにおいては直線的、且つ立ち下がりにおいては所定
ビット毎に、階段的に逓減する信号に生成して導出する
演算処理手段と、を備えて構成される。 ［作用］ 上記のように構成される本発明の利得制御装置において
、 可変減衰手段は、高周波信号、例えば、ＩＦ倍信号、制
御信号と時間軸を整合して信号処理が行われるべく遅延
して供給される。 制御信号創出手段は、高周波信号が対数信号に変換され
た後、量子化され、例えば、ＲＯＭ等による演算が施さ
れ、スレショルドレベルを越える立ち上がりにおいては
直線的、且つ立ち下がりにおいては、所定ビット毎に段
階的に逓減する制御信号が生成されて可変減衰手段に送
出される。 制御信号Ｗは、前回の信号値であるＷ゛およびＺ”より
下記のように演算が行われて導出される。 （ａは、変動幅以上にとる。） ［実施例］ 次に、本発明に係る利得制御装置の実施例を添付図面を
参照しながら以下に詳細に説明する。 第１図は、実施例の構成を示し、第２図は実施例におけ
る信号処理波形およびタイミングを示す。さらに第３図
はヒステリシス特性を示す。 なお、従来の技術と共通する構成要素には共通の符号を
付し、且つ重複した説明は省略する。 図中、１Ｆ信号３１０は、例えば、受信装置の周波数変
換部から創出された信号である。さらに入力されるＩＦ
倍信号、。が供給される方向性結合器等のカップラ３０
と、ここで分割された信号が供給される超音波変換器等
の遅延線３２、Ｌ０Ｇアンプ（対数増幅器）３４を有し
ている。さらに、ＬＯＧアンプ３４から導出される信号
が供給される可変抵抗器３６と、オフセット電圧を発生
ずるオフセット電圧発生器３８と、夫々の出力端が接続
される差動増幅器４０とを有している。 次いで、差動増幅器４０の出力端と接続されるＡ ／’
Ｄ変換器４２と、ここで導出される出力信号Ｓｒｓお
よびスレショルドレベル信号３１６が供給される減算器
４３とを有している。さろに連接されるラッチ回路４４
と、所定の演算処理を行うＲＯＭ ４６とを備え、さら
に連接されるラッチ回路４８、ドライブ回路５０とを有
している。さらに、ラッチ回路４８の出力端はＲＯＭ４
６の第２の入力端に接続されている。 また、前記遅延線３２と接続されるデジタル可変減衰器
５２とを有している。 次に、上記のように構成される実施例の動作を説明する
。 人力されるＩＦ倍信号ＩＯはカップラ３０で分配されて
ＬＯＧアンプ３４および遅延線３２に夫々入力される。 ＬＯＧアンプ３４では、分割して供給されたＩＦ信号Ｓ
１゜入力の電力（ｄＢ、）に比例した電圧に信号処理が
施され、続いて可変抵抗器３６に入力される。 可変抵抗器３６では、ＬＯＧアンプ３４から供給された
信号をＡ／Ｄ変換器４２のＩＬＳＢが、デジタル可変減
衰器５２のＩＬＳＢになるように利得調整が施されて、
差動増幅器４０に供給される。 一方、差動増幅器４０にはオフセット電圧発生器３８か
らオフセット電圧が供給されて、ＩＰ倍信号ＩＯの最小
レベルと、Ａ／Ｄ変換器４２の最小レベルに整合すべく
調整される。 差動増幅器４０の出力信号は、Ａ／Ｄ変換器４２に供給
され、出力信号ＳＩＳに変換される。 減算器４３では、Ａ／Ｄ変換器４２の出力信号ｓｒｓと
スレショルドレベル信号ｓｒｓとの差を、出力信号Ｓ＋
７として導出する。ここで出力信号Ｓ１５をＸ１スレシ
ョルドレベル信号Ｓ ＋ ６ ヲＹ 。 出力信号Ｓ＋、をＺとすると、 ｚ＝ｘ−ｙ ・・・（２）
で示される。ＸとＹとは同じビット数ｎであるが、Ｚは
、符号が付されてｎ＋ｌビットとなる。 次いで、減算器４３の出力信号ＳＩ７ （Ｚ）は、ラッ
チ回路４４でラッチされ、出力信号ＳＩ８が導出される
。ここで導出される出力信号Ｓ ＩｌｌをＺｏ、ラッチ
回路４８の出力信号Ｓ２１をＷ′で示す。ＲＯＭ４６の
出力信号Ｓ２．（Ｗ）は、前回の信号値であるＷ゛およ
びＺｏより下記のように演算が行われれて導出される。 ／ Ｑ ｌ’＜−ａ、 Ｗ’＞Ｚ’＋ａ
且つＺｏ＜ＯＷ＝ Ｚ’ ２’＞ｌ’ｌ’、
Ｗ’≧Ｚ’＋ａ 且つＺ′≧０（ａは、変動幅以上に
とる。） 斯かる（３〕式から理解されるように、出力信号Ｓ２．
（Ｗ）は、ＩＦ信号５１０の信号レベルが増大する、す
なわち、立ち上がり時には、早速に応答するが、信号レ
ベルが低減する、すなわち、立ち下がり時には、ａビッ
トずつ小なる値において、段階的に低減して応答する。 今回値の出力信号５ｐａ（Ｗ）はラッチ回路４８にラッ
チされる。ラッチ回路４８の出力信号Ｓ ２１は、ドラ
イブ回路５０で所用の値の出力信号ＳＯ５に形成されて
デジタル可変減衰器５２に供給される。ここでカップラ
３０で分割され、遅延線３２を介して供給されたＩＦ信
号５１０の開ループの制御が行われる。 なお、カップラ３０で分割されてＬＯＧアンプ３４に供
給されたＩＦ倍信号ｈｏは１．ドライブ回路５０から送
出されるが、演算処理に係る遅延を生起する。当該遅延
は、遅延線３２においてデジタル可変減衰器５２に供給
されるＩＦ倍信Ｓｌｆ＋との時間軸の整合を行う。。 第２図（ａ）乃至（角は、上記の動作における信号処理
波形および動作タイミングを示しており、ドライブ回路
５０の出力信号Ｓ ２５は立ち上がり後、ＩＦ信号３１
０が最大値付近でわずかに変動しても、常に一定値であ
り、このためデジタル可変減衰器５２の信号処理動作は
固定され、すなわち、スイッチングノイズを生起しない
。 第５図は、ＩＰ倍信号 １０が、最小レベルよりスレシ
ョルドレベルを越えて、最大値に達し、その後、逆に信
号を小なる値にして、スレショルドレベルから最／１゛
ルベルまで変化した時のデジタル可変減衰器５２におけ
る制御値およびＩＦ倍信号ＩＯとの関係を示したもので
ある。 図から理解されるように、ｒＦ倍信号ＩＯの立ち上がり
時は、スレショルドレベルを越えると直線的に応答し、
且つ立ち下がり時は、ａビット毎に段階的に逓減するヒ
ステリシス特性を示しており、これにより、立ち上がり
時および立ち下がり時に直線的に応答する場合と比較し
て、公園（（イ）に示されるように良好な特性の出力Ｉ
Ｆ倍信号３．が形成される。 斯かる実施例が追尾レーダ等の受信装置のＩＦ増幅手段
に供される際には、強クラッタ電力あるいは不要エコー
を除去し、物標に係る検出が向上し、さらに不要な変動
要素が除去される。 ［発明の効果］ 以上のように、本発明の利得制御装置によれば、高周波
信号が夫々入力され、制御信号のもとに、所定出力特性
に形成して送出する可変−夜衰手段と、制御信号を生成
して送出する制御信号創出手段とを備えた利得制御装置
において、前記制御信号創出手段は、デジタル信号を生
成するＡ／Ｄ変換器と、前記デジタル信号とスレショル
ドレベルとの減算を行う減算器と、さらに前記デジタル
信号をスレショルドレベルを越える立ち上がりにおいで
は直線的、且つ立ち下がりにおいＣは所定ビット毎に階
段的に逓減する信号に生成して導出する演算処理手段と
を備えて構成され、 これにより、入力信号のわずかな変動に動作応答するこ
となく、デジタル可変減衰器からのスイッチングノイズ
を有効に低減せしめ、以後の信号処理が容易、且つ有効
化する効果を奏する。
をＺとすると次の関係となる。 上記演算結果である出力信号Ｓｗは、ラッチ回路２４に
ラッチされて、ドライブ回路２６を介してデジタル可変
減衰器６に供給される。この場合、遅延が生起するため
、遅延線４により人力ＩＦ倍信号、が遅延されて供給さ
れ、時間軸上の整合が行われる。 ここで、第５図（ａ）乃至（ｆ）は、上記構成における
信号処理波形とタイミングを示したものである。同図に
おいて、遅延線４の出力信号が、スレショルドレベルを
越えたレベルから、理想的な場合は、公国（（至）に示
される波形のように、出力ｒＦ倍信号。は、一定値に保
たれる。然しながら、実動時には、デジタル可変減衰器
６から、スイッチングノイズが発生する。人力ＩＦ倍信
号１が高速でＩ ＬＳＢ分相当の変動が生じている場合
は、スイッチングノイズのため公国（ｆ）に示される波
形のように、人力ＩＦ倍信号、の変動以上に出力が変動
する。ここでデジタル可変減衰器６の制御値および入力
ＩＦ倍信号１との関係を第６図に示す。図から容易に理
解されるように、入力ＩＦ倍信号１が最小レベルよりス
レショルドレベルを越えて、最大値に達し、次いで、低
下してスレショルドレベルから最小値に変化する場合は
、直線的に応答する。 ［発明が解決しようとする課題］ 然しながら、上記の従来技術に係る利得制御装置におい
ては、人力ＩＦ倍信号わずかに変動している場合に、こ
の変動に追従してデジタル可変減衰器が高速で作動し、
そのためデジタル可変減衰器でスイッチングノイズが生
起し、これにより、例えば、以後のビデオ増幅器のＣＦ
Ａ Ｒ（Ｃｏｎｓｔａｎｔ Ｆａｌｓｅ＾ｆａｒｍ
Ｒａｔｅ）機能動作が低下して、クラッタ中、物標に係
る信号の探知が困難になる等の欠点を有している。 本発明は係る点に鑑みてなされたものであって、人力信
号のわずかな変動に動作応答することなく、デジタル可
変減衰器からのスイッチングノイズを有効に低減せしめ
、以後の信号処理が容易、且つ有効化する利得制御装置
を提供することを目的とする。 ［課題を解決するための手段］ 前記の課題を解決するために、本発明の利得制御装置は
、 高周波信号が夫々入力され、制御信号のもとに所定出力
特性に形成して送出する可変減衰手段と制御信号を生成
して送出する制御信号創出手段とを備えた利得制御装置
において、前記制御信号創出手段は、 デジタル信号を生成するＡ／Ｄ変換器と、前記デジタル
信号とスレショルドレベルとの減算を行う減算器と、 前記デジタル信号をスレショルドレベルヲ越える立ち上
がりにおいては直線的、且つ立ち下がりにおいては所定
ビット毎に、階段的に逓減する信号に生成して導出する
演算処理手段と、を備えて構成される。 ［作用］ 上記のように構成される本発明の利得制御装置において
、 可変減衰手段は、高周波信号、例えば、ＩＦ倍信号、制
御信号と時間軸を整合して信号処理が行われるべく遅延
して供給される。 制御信号創出手段は、高周波信号が対数信号に変換され
た後、量子化され、例えば、ＲＯＭ等による演算が施さ
れ、スレショルドレベルを越える立ち上がりにおいては
直線的、且つ立ち下がりにおいては、所定ビット毎に段
階的に逓減する制御信号が生成されて可変減衰手段に送
出される。 制御信号Ｗは、前回の信号値であるＷ゛およびＺ”より
下記のように演算が行われて導出される。 （ａは、変動幅以上にとる。） ［実施例］ 次に、本発明に係る利得制御装置の実施例を添付図面を
参照しながら以下に詳細に説明する。 第１図は、実施例の構成を示し、第２図は実施例におけ
る信号処理波形およびタイミングを示す。さらに第３図
はヒステリシス特性を示す。 なお、従来の技術と共通する構成要素には共通の符号を
付し、且つ重複した説明は省略する。 図中、１Ｆ信号３１０は、例えば、受信装置の周波数変
換部から創出された信号である。さらに入力されるＩＦ
倍信号、。が供給される方向性結合器等のカップラ３０
と、ここで分割された信号が供給される超音波変換器等
の遅延線３２、Ｌ０Ｇアンプ（対数増幅器）３４を有し
ている。さらに、ＬＯＧアンプ３４から導出される信号
が供給される可変抵抗器３６と、オフセット電圧を発生
ずるオフセット電圧発生器３８と、夫々の出力端が接続
される差動増幅器４０とを有している。 次いで、差動増幅器４０の出力端と接続されるＡ ／’
Ｄ変換器４２と、ここで導出される出力信号Ｓｒｓお
よびスレショルドレベル信号３１６が供給される減算器
４３とを有している。さろに連接されるラッチ回路４４
と、所定の演算処理を行うＲＯＭ ４６とを備え、さら
に連接されるラッチ回路４８、ドライブ回路５０とを有
している。さらに、ラッチ回路４８の出力端はＲＯＭ４
６の第２の入力端に接続されている。 また、前記遅延線３２と接続されるデジタル可変減衰器
５２とを有している。 次に、上記のように構成される実施例の動作を説明する
。 人力されるＩＦ倍信号ＩＯはカップラ３０で分配されて
ＬＯＧアンプ３４および遅延線３２に夫々入力される。 ＬＯＧアンプ３４では、分割して供給されたＩＦ信号Ｓ
１゜入力の電力（ｄＢ、）に比例した電圧に信号処理が
施され、続いて可変抵抗器３６に入力される。 可変抵抗器３６では、ＬＯＧアンプ３４から供給された
信号をＡ／Ｄ変換器４２のＩＬＳＢが、デジタル可変減
衰器５２のＩＬＳＢになるように利得調整が施されて、
差動増幅器４０に供給される。 一方、差動増幅器４０にはオフセット電圧発生器３８か
らオフセット電圧が供給されて、ＩＰ倍信号ＩＯの最小
レベルと、Ａ／Ｄ変換器４２の最小レベルに整合すべく
調整される。 差動増幅器４０の出力信号は、Ａ／Ｄ変換器４２に供給
され、出力信号ＳＩＳに変換される。 減算器４３では、Ａ／Ｄ変換器４２の出力信号ｓｒｓと
スレショルドレベル信号ｓｒｓとの差を、出力信号Ｓ＋
７として導出する。ここで出力信号Ｓ１５をＸ１スレシ
ョルドレベル信号Ｓ ＋ ６ ヲＹ 。 出力信号Ｓ＋、をＺとすると、 ｚ＝ｘ−ｙ ・・・（２）
で示される。ＸとＹとは同じビット数ｎであるが、Ｚは
、符号が付されてｎ＋ｌビットとなる。 次いで、減算器４３の出力信号ＳＩ７ （Ｚ）は、ラッ
チ回路４４でラッチされ、出力信号ＳＩ８が導出される
。ここで導出される出力信号Ｓ ＩｌｌをＺｏ、ラッチ
回路４８の出力信号Ｓ２１をＷ′で示す。ＲＯＭ４６の
出力信号Ｓ２．（Ｗ）は、前回の信号値であるＷ゛およ
びＺｏより下記のように演算が行われれて導出される。 ／ Ｑ ｌ’＜−ａ、 Ｗ’＞Ｚ’＋ａ
且つＺｏ＜ＯＷ＝ Ｚ’ ２’＞ｌ’ｌ’、
Ｗ’≧Ｚ’＋ａ 且つＺ′≧０（ａは、変動幅以上に
とる。） 斯かる（３〕式から理解されるように、出力信号Ｓ２．
（Ｗ）は、ＩＦ信号５１０の信号レベルが増大する、す
なわち、立ち上がり時には、早速に応答するが、信号レ
ベルが低減する、すなわち、立ち下がり時には、ａビッ
トずつ小なる値において、段階的に低減して応答する。 今回値の出力信号５ｐａ（Ｗ）はラッチ回路４８にラッ
チされる。ラッチ回路４８の出力信号Ｓ ２１は、ドラ
イブ回路５０で所用の値の出力信号ＳＯ５に形成されて
デジタル可変減衰器５２に供給される。ここでカップラ
３０で分割され、遅延線３２を介して供給されたＩＦ信
号５１０の開ループの制御が行われる。 なお、カップラ３０で分割されてＬＯＧアンプ３４に供
給されたＩＦ倍信号ｈｏは１．ドライブ回路５０から送
出されるが、演算処理に係る遅延を生起する。当該遅延
は、遅延線３２においてデジタル可変減衰器５２に供給
されるＩＦ倍信Ｓｌｆ＋との時間軸の整合を行う。。 第２図（ａ）乃至（角は、上記の動作における信号処理
波形および動作タイミングを示しており、ドライブ回路
５０の出力信号Ｓ ２５は立ち上がり後、ＩＦ信号３１
０が最大値付近でわずかに変動しても、常に一定値であ
り、このためデジタル可変減衰器５２の信号処理動作は
固定され、すなわち、スイッチングノイズを生起しない
。 第５図は、ＩＰ倍信号 １０が、最小レベルよりスレシ
ョルドレベルを越えて、最大値に達し、その後、逆に信
号を小なる値にして、スレショルドレベルから最／１゛
ルベルまで変化した時のデジタル可変減衰器５２におけ
る制御値およびＩＦ倍信号ＩＯとの関係を示したもので
ある。 図から理解されるように、ｒＦ倍信号ＩＯの立ち上がり
時は、スレショルドレベルを越えると直線的に応答し、
且つ立ち下がり時は、ａビット毎に段階的に逓減するヒ
ステリシス特性を示しており、これにより、立ち上がり
時および立ち下がり時に直線的に応答する場合と比較し
て、公園（（イ）に示されるように良好な特性の出力Ｉ
Ｆ倍信号３．が形成される。 斯かる実施例が追尾レーダ等の受信装置のＩＦ増幅手段
に供される際には、強クラッタ電力あるいは不要エコー
を除去し、物標に係る検出が向上し、さらに不要な変動
要素が除去される。 ［発明の効果］ 以上のように、本発明の利得制御装置によれば、高周波
信号が夫々入力され、制御信号のもとに、所定出力特性
に形成して送出する可変−夜衰手段と、制御信号を生成
して送出する制御信号創出手段とを備えた利得制御装置
において、前記制御信号創出手段は、デジタル信号を生
成するＡ／Ｄ変換器と、前記デジタル信号とスレショル
ドレベルとの減算を行う減算器と、さらに前記デジタル
信号をスレショルドレベルを越える立ち上がりにおいで
は直線的、且つ立ち下がりにおいＣは所定ビット毎に階
段的に逓減する信号に生成して導出する演算処理手段と
を備えて構成され、 これにより、入力信号のわずかな変動に動作応答するこ
となく、デジタル可変減衰器からのスイッチングノイズ
を有効に低減せしめ、以後の信号処理が容易、且つ有効
化する効果を奏する。
第１図は本発明に係る利得制御装置の一実例の全体構成
を示すブロック図、 第２図は第１図に示される実施例の動作説明に供される
信号処理のタイミングチャート、第３図は第１図に示さ
れる実施例のヒステリシス特性図、 第４図は従来の技術に係る構成を示すブロック図、 第５図は第４図に示される信号処理に係るタイミングチ
ャート、 第６図は第４裏の従来の技術に係る特性図である。 ５２・・・デジタル可変減衰器 ３１０・・・ＩＦ倍信号 ３１５・・・出力信号Ｓ
１６・・・スレショルドレベル信号 Ｓｉ・・・出力信号
を示すブロック図、 第２図は第１図に示される実施例の動作説明に供される
信号処理のタイミングチャート、第３図は第１図に示さ
れる実施例のヒステリシス特性図、 第４図は従来の技術に係る構成を示すブロック図、 第５図は第４図に示される信号処理に係るタイミングチ
ャート、 第６図は第４裏の従来の技術に係る特性図である。 ５２・・・デジタル可変減衰器 ３１０・・・ＩＦ倍信号 ３１５・・・出力信号Ｓ
１６・・・スレショルドレベル信号 Ｓｉ・・・出力信号
Claims (2)
- （１）高周波信号が夫々入力され、制御信号のもとに所
定出力特性に形成して送出する可変減衰手段と制御信号
を生成して送出する制御信号創出手段とを備えた利得制
御装置において、 前記制御信号創出手段は、 デジタル信号を生成するＡ／Ｄ変換器と、 前記デジタル信号とスレショルドレベルとの減算を行う
減算器と、 前記デジタル信号をスレショルドレベルを越える立ち上
がりにおいては直線的、且つ立ち下がりにおいては所定
ビット毎に、階段的に逓減する信号に生成して導出する
演算処理手段と、を備えることを特徴とする利得制御装
置。 - （２）請求項１記載の利得制御装置において、演算処理
手段は、ラッチ回路と、ＲＯＭとを備えることを特徴と
する利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168183A JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168183A JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0331785A true JPH0331785A (ja) | 1991-02-12 |
| JP2714153B2 JP2714153B2 (ja) | 1998-02-16 |
Family
ID=15863326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168183A Expired - Fee Related JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714153B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089469A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | レーダ装置 |
| CN105676192A (zh) * | 2016-02-23 | 2016-06-15 | 中国人民解放军63686部队 | 一种脉冲应答机增益控制器的实现方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142291A (en) * | 1975-06-03 | 1976-12-07 | Mitsubishi Electric Corp | Stc system for pulsed-search radar |
| JPS6040980A (ja) * | 1984-07-04 | 1985-03-04 | Hitachi Ltd | ドツプラレ−ダ速度計 |
-
1989
- 1989-06-29 JP JP1168183A patent/JP2714153B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142291A (en) * | 1975-06-03 | 1976-12-07 | Mitsubishi Electric Corp | Stc system for pulsed-search radar |
| JPS6040980A (ja) * | 1984-07-04 | 1985-03-04 | Hitachi Ltd | ドツプラレ−ダ速度計 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089469A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | レーダ装置 |
| CN105676192A (zh) * | 2016-02-23 | 2016-06-15 | 中国人民解放军63686部队 | 一种脉冲应答机增益控制器的实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2714153B2 (ja) | 1998-02-16 |
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Legal Events
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