JP2714153B2 - 利得制御装置 - Google Patents
利得制御装置Info
- Publication number
- JP2714153B2 JP2714153B2 JP1168183A JP16818389A JP2714153B2 JP 2714153 B2 JP2714153 B2 JP 2714153B2 JP 1168183 A JP1168183 A JP 1168183A JP 16818389 A JP16818389 A JP 16818389A JP 2714153 B2 JP2714153 B2 JP 2714153B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control device
- gain control
- threshold level
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
Description
［産業上の利用分野］ 本発明は、追尾レーダ等の受信装置のIF増幅回路にお
けるSTC（Sensitivity Time Control）等の正規化に係
り高速、且つ低雑音のもとに所定の値に制御を行う開ル
ープの利得制御装置に関する。 ［従来の技術］ 従来、追尾レーダ等の受信装置においては、物標に係
る反射信号の振幅を、距離および大きさに左右されない
一定の値に形成する、すなわち、強クラッタ電力あるい
は不要エコーを除去せしめて、物標に係る検出の向上あ
るいは不要な変動要素を除去すべく正規化が行われる。 斯かる正規化における閉ループのIF増幅信号の一定化
手段の一例を第４図に示す。 図中、入力IF信号S1は、例えば、受信装置の周波数変
換部から創出された信号である。 入力IF信号S1は、カップラ２を介し遅延線４とLOGア
ンプ（対数増幅器）８に入力される。LOGアンプ８か
ら、IF信号S2が、その入力の電力（dBm）に比例した電
圧に変換されて導出される。次いで、可変抵抗器10でA/
D変換器14の1LSBがデジタル可変減衰器６の1LSBになる
ように調整されて、オフセット電圧発生回路16からのオ
フセット電圧と共に、差動増幅器12に入力される。ここ
で、入力IF信号S1の最小レベルがA/D変換器14の動作最
小レベルに整合すべくレベル調整が行われる。 そして、A/D変換器14より導出される信号、すなわ
ち、前記入力の電力に比例して導出されるデジタル信号
Sdは、減算器18で、スレショルドレベル信号Ssとの値の
差が抽出されて出力信号Smとして導出される。次いでセ
レクト回路20では、減算結果の出力信号Smの値が正の場
合は、出力信号Smを選択し、負の場合は、
けるSTC（Sensitivity Time Control）等の正規化に係
り高速、且つ低雑音のもとに所定の値に制御を行う開ル
ープの利得制御装置に関する。 ［従来の技術］ 従来、追尾レーダ等の受信装置においては、物標に係
る反射信号の振幅を、距離および大きさに左右されない
一定の値に形成する、すなわち、強クラッタ電力あるい
は不要エコーを除去せしめて、物標に係る検出の向上あ
るいは不要な変動要素を除去すべく正規化が行われる。 斯かる正規化における閉ループのIF増幅信号の一定化
手段の一例を第４図に示す。 図中、入力IF信号S1は、例えば、受信装置の周波数変
換部から創出された信号である。 入力IF信号S1は、カップラ２を介し遅延線４とLOGア
ンプ（対数増幅器）８に入力される。LOGアンプ８か
ら、IF信号S2が、その入力の電力（dBm）に比例した電
圧に変換されて導出される。次いで、可変抵抗器10でA/
D変換器14の1LSBがデジタル可変減衰器６の1LSBになる
ように調整されて、オフセット電圧発生回路16からのオ
フセット電圧と共に、差動増幅器12に入力される。ここ
で、入力IF信号S1の最小レベルがA/D変換器14の動作最
小レベルに整合すべくレベル調整が行われる。 そして、A/D変換器14より導出される信号、すなわ
ち、前記入力の電力に比例して導出されるデジタル信号
Sdは、減算器18で、スレショルドレベル信号Ssとの値の
差が抽出されて出力信号Smとして導出される。次いでセ
レクト回路20では、減算結果の出力信号Smの値が正の場
合は、出力信号Smを選択し、負の場合は、
〔０〕を選択
して、出力信号Swを創出する。 すなわち、出力信号Swの値をＷ、出力信号Smの値をＺ
とすると次の関係となる。 上記演算結果である出力信号Swは、ラッチ回路24にラ
ッチされて、ドライブ回路26を介してデジタル可変減衰
器６に供給される。この場合、遅延が生起するため、遅
延線４により入力IF信号S1が遅延されて供給され、時間
軸上の整合が行われる。 ここで、第５図（ａ）乃至（ｆ）は、上記構成におけ
る信号処理波形とタイミングを示したものである。同図
において、遅延線４の出力信号が、スレショルドレベル
を越えたレベルから、理想的な場合は、分図（ｇ）に示
される波形のように、出力IF信号S0は、一定値に保たれ
る。然しながら、実動時には、デジタル可変減衰器６か
ら、スイッチングノイズが発生する。入力IF信号S1が高
速で1LSB分相当の変動が生じている場合は、スイッチン
グノイズのため分図（ｆ）に示される波形のように、入
力IF信号S1の変動以上に出力が変動する。ここでデジタ
ル可変減衰器６の制御値および入力IF信号S1との関係を
第６図に示す。図から容易に理解されるように、入力IF
信号S1が最小レベルよりスレショルドレベルを越えて、
最大値に達し、次いで、低下してスレショルドレベルか
ら最小値に変化する場合は、直線的に応答する。 ［発明が解決しようとする課題］ 然しながら、上記の従来技術に係る利得制御装置にお
いては、入力IF信号がわずかに変動している場合に、こ
の変動に追従してデジタル可変減衰器が高速で作動し、
そのためデジタル可変減衰器でスイッチングノイズが生
起し、これにより、例えば、以後のビデオ増幅器のCFAR
（Constant False Alarm Rate）機能動作が低下して、
クラッタ中、物標に係る信号の探知が困難になる等の欠
点を有している。 本発明は係る点に鑑みてなされたものであって、入力
信号のわずかな変動に動作応答することなく、デジタル
可変減衰器からのスイッチングノイズを有効に低減せし
め、以後の信号処理が容易、且つ有効化する利得制御装
置を提供することを目的とする。 ［課題を解決するための手段］ 前記の課題を解決するために、本発明の利得制御装置
は、 高周波信号が夫々入力され、制御信号のもとに所定出
力特性に形成して送出する可変減衰手段と、前記制御信
号を生成して送出する制御信号創出手段とを備えた利得
制御装置において、 前記制御信号創出手段は、 デジタル信号を生成するA/D変換器と、 前記デジタル信号とスレッショルドレベルとの減算を
行う減算器と、 前記デジタル信号を前記スレッショルドレベルを越え
る立ち上がりにおいては1LSB毎に直線的に増加し、且つ
立ち下がりにおいては所定ビット毎に、階段的に逓減す
る信号に生成して導出する演算処理手段と、 を備えることを特徴とする。 ［作用］ 上記のように構成される本発明の利得制御装置におい
て、 可変減衰手段は、高周波信号、例えば、IF信号が、制
御信号と時間軸を整合して信号処理が行われるべく遅延
して供給される。 制御信号創出手段は、高周波信号が対数信号に変換さ
れた後、量子化され、例えば、ROM等による演算が施さ
れ、スレショルドレベルを越える立ち上がりにおいては
1LSB毎に直線的、且つ立ち下がりにおいては、所定ビッ
ト毎に段階的に低減する制御信号が生成されて可変減衰
手段に送出される。 制御信号Ｗは、前回の信号値であるＷ′およびＺ′よ
り下記のように演算が行われて導出される。 ［実施例］ 次に、本発明に係る利得制御装置の実施例を添付図面
を参照しながら以下に詳細に説明する。 第１図は、実施例の構成を示し、第２図は実施例にお
ける信号処理波形およびタイミングを示す。さらに第３
図はヒステリシス特性を示す。なお、従来の技術と共通
する構成要素には共通の符号を付し、且つ重複した説明
は省略する。 図中、IF信号S10は、例えば、受信装置の周波数変換
部から創出された信号である。さらに入力されるIF信号
S10が供給される方向性結合器党のカップラ30と、ここ
で分割された信号が供給される超音波変換器等の遅延線
32、LOGアンプ（対数増幅器）34を有している。さら
に、LOGアンプ34から導出される信号が供給される可変
抵抗器36と、オフセット電圧を発生するオフセット電圧
発生器38と、夫々の出力端が接続される差動増幅器40と
を有している。 次いで、差動増幅器40の出力端と接続されるA/D変換
器42と、ここで導出される出力信号S15およびスレショ
ルドレベル信号S16が供給される減算器43とを有してい
る。さらに連設されるラッチ回路44と、所定の演算処理
を行うROM46とを備え、さらに連接されるラッチ回路4
8、ドライブ回路50とを有している。さらに、ラッチ回
路48の出力端はROM46の第２の入力端に接続されてい
る。 また、前記遅延線32と接続されるデジタル可変減衰器
52とを有している。 次に、上記のように構成される実施例の動作を説明す
る。 入力されるIF信号S10はカップラ30で分配されてLOGア
ンプ34および遅延線32に夫々入力される。 LOGアンプ34では、分割して供給されたIF信号S10入力
の電力（dBm）に比例した電圧に信号処理が施され、続
いて可変抵抗器36に入力される。 可変抵抗器36では、LOGアンプ34から供給された信号
をA/D変換器42の1LSBが、デジタル可変減衰器52の1LSB
になるように利得調整が施されて、差動増幅器40に供給
される。 一方、差動増幅器40にはオフセット電圧発生器38から
オフセット電圧が供給されて、IF信号S10の最小レベル
と、A/D変換器42の最小レベルに整合すべく調整され
る。 差動増幅器40の出力信号は、A/D変換器42に供給さ
れ、出力信号S15に変換される。 減算器43では、A/D変換器42の出力信号S15とスレショ
ルドレベル信号S16との差を、出力信号S17として導出す
る。ここで出力信号S15をＸ、スレショルドレベル信号S
16をＹ、出力信号S17をＺとすると、 Ｚ＝Ｘ−Ｙ ……（２） で示される。ＸとＹとは同じビット数ｎであるが、Ｚ
は、符号が付されてｎ＋１ビットとなる。 次いで、減算器43の出力信号S17（Ｚ）は、ラッチ回
路44でラッチされ、出力信号S18が導出される。ここで
導出される出力信号S18をＺ′、ラッチ回路48の出力信
号S21をＷ′で示す。ROM46の出力信号S20（Ｗ）は、前
回の信号値であるＷ′およびＺ′より下記のように演算
が行われれて導出される。 斯かる（３）式から理解されるように、出力信号S20
（Ｗ）は、IF信号S10の信号レベルが増大する、すなわ
ち、立ち上がり時には、早速に応答するが、信号レベル
が低減する、すなわち、立ち下がり時には、ａビットず
つ小なる値において、段階的に低減して応答する。 今回値の出力信号S20（Ｗ）はラッチ回路48にラッチ
される。ラッチ回路48の出力信号S21は、ドライブ回路5
0で所用の値の出力信号S25に形成されてデジタル可変減
衰器52に供給される。ここでカップラ30で分割され、遅
延線32を介して供給されたIF信号S10の開ループの制御
が行われる。 なお、カップラ30で分割されてLOGアンプ34に供給さ
れたIF信号S10は、ドライブ回路50から送出されるが、
演算処理に係る遅延を生起する。当該遅延は、遅延線32
においてデジタル可変減衰器52に供給されるIF信号S10
との時間軸の整合を行う。。 第２図（ａ）乃至（ｇ）は、上記の動作における信号
処理波形および動作タイミングを示しており、ドライブ
回路50の出力信号S25は立ち上がり後、IF信号S10が最大
値付近でわずかに変動しても、常に一定値であり、この
ためデジタル可変減衰器52の信号処理動作は固定され、
すなわち、スイッチングノイズを生起しない。 第５図はIF信号S10が、最小レベルよりスレショルド
レベルを越えて、最大値に達し、その後、逆に信号を小
なる値にして、スレショルドレベルから最小レベルまで
変化した時のデジタル可変減衰器52における制御値およ
びIF信号S10との関係を示したものである。 図から理解されるように、IF信号S10の立ち上がり時
は、スレショルドレベルを越えると直線的に応答し、且
つ立ち下がり時は、ａビット毎に段階的に逓減するヒス
テリシス特性を示しており、これにより、立ち上がり時
および立ち下がり時に直線的に応答する場合と比較し
て、分図（ｇ）に示されるように良好な特性の出力IF信
号S30が形成される。 斯かる実施例が追尾レーダ党の受信装置のIF増幅手段
に供される際には、強クラッタ電力あるいは不要エコー
を除去し、物標に係る検出が向上し、さらに不要な変動
要素が除去される。 ［発明の効果］ 以上のように、本発明の利得制御装置によれば、高周
波信号が夫々入力され、制御信号のもとに所定出力特性
に形成して送出する可変減衰手段と、前記制御信号を生
成して送出する制御信号創出手段とを備えた利得制御装
置において、前記制御信号創出手段は、デジタル信号を
生成するA/D変換器と、前記デジタル信号とスレッショ
ルドレベルとの減算を行う減算器と、前記デジタル信号
を前記スレッショルドレベルを越える立ち上がりにおい
ては1LSB毎に直線的に増加し、且つ立ち下がりにおいて
は所定ビット毎に、段階的に逓減する信号に生成して導
出する演算処理手段とを備えて構成され、 これにより、入力信号のわずかな変動に動作応答する
ことなく、デジタル可変減衰器からのスイッチングノイ
ズを有効に低減せしめ、以後の信号処理が容易、且つ有
効化する効果を奏する。
して、出力信号Swを創出する。 すなわち、出力信号Swの値をＷ、出力信号Smの値をＺ
とすると次の関係となる。 上記演算結果である出力信号Swは、ラッチ回路24にラ
ッチされて、ドライブ回路26を介してデジタル可変減衰
器６に供給される。この場合、遅延が生起するため、遅
延線４により入力IF信号S1が遅延されて供給され、時間
軸上の整合が行われる。 ここで、第５図（ａ）乃至（ｆ）は、上記構成におけ
る信号処理波形とタイミングを示したものである。同図
において、遅延線４の出力信号が、スレショルドレベル
を越えたレベルから、理想的な場合は、分図（ｇ）に示
される波形のように、出力IF信号S0は、一定値に保たれ
る。然しながら、実動時には、デジタル可変減衰器６か
ら、スイッチングノイズが発生する。入力IF信号S1が高
速で1LSB分相当の変動が生じている場合は、スイッチン
グノイズのため分図（ｆ）に示される波形のように、入
力IF信号S1の変動以上に出力が変動する。ここでデジタ
ル可変減衰器６の制御値および入力IF信号S1との関係を
第６図に示す。図から容易に理解されるように、入力IF
信号S1が最小レベルよりスレショルドレベルを越えて、
最大値に達し、次いで、低下してスレショルドレベルか
ら最小値に変化する場合は、直線的に応答する。 ［発明が解決しようとする課題］ 然しながら、上記の従来技術に係る利得制御装置にお
いては、入力IF信号がわずかに変動している場合に、こ
の変動に追従してデジタル可変減衰器が高速で作動し、
そのためデジタル可変減衰器でスイッチングノイズが生
起し、これにより、例えば、以後のビデオ増幅器のCFAR
（Constant False Alarm Rate）機能動作が低下して、
クラッタ中、物標に係る信号の探知が困難になる等の欠
点を有している。 本発明は係る点に鑑みてなされたものであって、入力
信号のわずかな変動に動作応答することなく、デジタル
可変減衰器からのスイッチングノイズを有効に低減せし
め、以後の信号処理が容易、且つ有効化する利得制御装
置を提供することを目的とする。 ［課題を解決するための手段］ 前記の課題を解決するために、本発明の利得制御装置
は、 高周波信号が夫々入力され、制御信号のもとに所定出
力特性に形成して送出する可変減衰手段と、前記制御信
号を生成して送出する制御信号創出手段とを備えた利得
制御装置において、 前記制御信号創出手段は、 デジタル信号を生成するA/D変換器と、 前記デジタル信号とスレッショルドレベルとの減算を
行う減算器と、 前記デジタル信号を前記スレッショルドレベルを越え
る立ち上がりにおいては1LSB毎に直線的に増加し、且つ
立ち下がりにおいては所定ビット毎に、階段的に逓減す
る信号に生成して導出する演算処理手段と、 を備えることを特徴とする。 ［作用］ 上記のように構成される本発明の利得制御装置におい
て、 可変減衰手段は、高周波信号、例えば、IF信号が、制
御信号と時間軸を整合して信号処理が行われるべく遅延
して供給される。 制御信号創出手段は、高周波信号が対数信号に変換さ
れた後、量子化され、例えば、ROM等による演算が施さ
れ、スレショルドレベルを越える立ち上がりにおいては
1LSB毎に直線的、且つ立ち下がりにおいては、所定ビッ
ト毎に段階的に低減する制御信号が生成されて可変減衰
手段に送出される。 制御信号Ｗは、前回の信号値であるＷ′およびＺ′よ
り下記のように演算が行われて導出される。 ［実施例］ 次に、本発明に係る利得制御装置の実施例を添付図面
を参照しながら以下に詳細に説明する。 第１図は、実施例の構成を示し、第２図は実施例にお
ける信号処理波形およびタイミングを示す。さらに第３
図はヒステリシス特性を示す。なお、従来の技術と共通
する構成要素には共通の符号を付し、且つ重複した説明
は省略する。 図中、IF信号S10は、例えば、受信装置の周波数変換
部から創出された信号である。さらに入力されるIF信号
S10が供給される方向性結合器党のカップラ30と、ここ
で分割された信号が供給される超音波変換器等の遅延線
32、LOGアンプ（対数増幅器）34を有している。さら
に、LOGアンプ34から導出される信号が供給される可変
抵抗器36と、オフセット電圧を発生するオフセット電圧
発生器38と、夫々の出力端が接続される差動増幅器40と
を有している。 次いで、差動増幅器40の出力端と接続されるA/D変換
器42と、ここで導出される出力信号S15およびスレショ
ルドレベル信号S16が供給される減算器43とを有してい
る。さらに連設されるラッチ回路44と、所定の演算処理
を行うROM46とを備え、さらに連接されるラッチ回路4
8、ドライブ回路50とを有している。さらに、ラッチ回
路48の出力端はROM46の第２の入力端に接続されてい
る。 また、前記遅延線32と接続されるデジタル可変減衰器
52とを有している。 次に、上記のように構成される実施例の動作を説明す
る。 入力されるIF信号S10はカップラ30で分配されてLOGア
ンプ34および遅延線32に夫々入力される。 LOGアンプ34では、分割して供給されたIF信号S10入力
の電力（dBm）に比例した電圧に信号処理が施され、続
いて可変抵抗器36に入力される。 可変抵抗器36では、LOGアンプ34から供給された信号
をA/D変換器42の1LSBが、デジタル可変減衰器52の1LSB
になるように利得調整が施されて、差動増幅器40に供給
される。 一方、差動増幅器40にはオフセット電圧発生器38から
オフセット電圧が供給されて、IF信号S10の最小レベル
と、A/D変換器42の最小レベルに整合すべく調整され
る。 差動増幅器40の出力信号は、A/D変換器42に供給さ
れ、出力信号S15に変換される。 減算器43では、A/D変換器42の出力信号S15とスレショ
ルドレベル信号S16との差を、出力信号S17として導出す
る。ここで出力信号S15をＸ、スレショルドレベル信号S
16をＹ、出力信号S17をＺとすると、 Ｚ＝Ｘ−Ｙ ……（２） で示される。ＸとＹとは同じビット数ｎであるが、Ｚ
は、符号が付されてｎ＋１ビットとなる。 次いで、減算器43の出力信号S17（Ｚ）は、ラッチ回
路44でラッチされ、出力信号S18が導出される。ここで
導出される出力信号S18をＺ′、ラッチ回路48の出力信
号S21をＷ′で示す。ROM46の出力信号S20（Ｗ）は、前
回の信号値であるＷ′およびＺ′より下記のように演算
が行われれて導出される。 斯かる（３）式から理解されるように、出力信号S20
（Ｗ）は、IF信号S10の信号レベルが増大する、すなわ
ち、立ち上がり時には、早速に応答するが、信号レベル
が低減する、すなわち、立ち下がり時には、ａビットず
つ小なる値において、段階的に低減して応答する。 今回値の出力信号S20（Ｗ）はラッチ回路48にラッチ
される。ラッチ回路48の出力信号S21は、ドライブ回路5
0で所用の値の出力信号S25に形成されてデジタル可変減
衰器52に供給される。ここでカップラ30で分割され、遅
延線32を介して供給されたIF信号S10の開ループの制御
が行われる。 なお、カップラ30で分割されてLOGアンプ34に供給さ
れたIF信号S10は、ドライブ回路50から送出されるが、
演算処理に係る遅延を生起する。当該遅延は、遅延線32
においてデジタル可変減衰器52に供給されるIF信号S10
との時間軸の整合を行う。。 第２図（ａ）乃至（ｇ）は、上記の動作における信号
処理波形および動作タイミングを示しており、ドライブ
回路50の出力信号S25は立ち上がり後、IF信号S10が最大
値付近でわずかに変動しても、常に一定値であり、この
ためデジタル可変減衰器52の信号処理動作は固定され、
すなわち、スイッチングノイズを生起しない。 第５図はIF信号S10が、最小レベルよりスレショルド
レベルを越えて、最大値に達し、その後、逆に信号を小
なる値にして、スレショルドレベルから最小レベルまで
変化した時のデジタル可変減衰器52における制御値およ
びIF信号S10との関係を示したものである。 図から理解されるように、IF信号S10の立ち上がり時
は、スレショルドレベルを越えると直線的に応答し、且
つ立ち下がり時は、ａビット毎に段階的に逓減するヒス
テリシス特性を示しており、これにより、立ち上がり時
および立ち下がり時に直線的に応答する場合と比較し
て、分図（ｇ）に示されるように良好な特性の出力IF信
号S30が形成される。 斯かる実施例が追尾レーダ党の受信装置のIF増幅手段
に供される際には、強クラッタ電力あるいは不要エコー
を除去し、物標に係る検出が向上し、さらに不要な変動
要素が除去される。 ［発明の効果］ 以上のように、本発明の利得制御装置によれば、高周
波信号が夫々入力され、制御信号のもとに所定出力特性
に形成して送出する可変減衰手段と、前記制御信号を生
成して送出する制御信号創出手段とを備えた利得制御装
置において、前記制御信号創出手段は、デジタル信号を
生成するA/D変換器と、前記デジタル信号とスレッショ
ルドレベルとの減算を行う減算器と、前記デジタル信号
を前記スレッショルドレベルを越える立ち上がりにおい
ては1LSB毎に直線的に増加し、且つ立ち下がりにおいて
は所定ビット毎に、段階的に逓減する信号に生成して導
出する演算処理手段とを備えて構成され、 これにより、入力信号のわずかな変動に動作応答する
ことなく、デジタル可変減衰器からのスイッチングノイ
ズを有効に低減せしめ、以後の信号処理が容易、且つ有
効化する効果を奏する。
第１図は本発明に係る利得制御装置の一実例の全体構成
を示すブロック図、 第２図は第１図に示される実施例の動作説明に供される
信号処理のタイミングチャート、 第３図は第１図に示される実施例のヒステリシス特性
図、 第４図は従来の技術に係る構成を示すブロック図、 第５図は第４図に示される信号処理に係るタイミングチ
ャート、 第６図は第４図の従来の技術に係る特性図である。 30……カップラ、32……遅延線 34……LOGアンプ、36……可変抵抗器 38……オフセット電圧発生器 40……差動増幅器、43……減算器 44、48……ラッチ回路、46……ROM 50……ドライブ回路 52……デジタル可変減衰器 S10……IF信号、S15……出力信号 S16……スレショルドレベル信号 S20……出力信号
を示すブロック図、 第２図は第１図に示される実施例の動作説明に供される
信号処理のタイミングチャート、 第３図は第１図に示される実施例のヒステリシス特性
図、 第４図は従来の技術に係る構成を示すブロック図、 第５図は第４図に示される信号処理に係るタイミングチ
ャート、 第６図は第４図の従来の技術に係る特性図である。 30……カップラ、32……遅延線 34……LOGアンプ、36……可変抵抗器 38……オフセット電圧発生器 40……差動増幅器、43……減算器 44、48……ラッチ回路、46……ROM 50……ドライブ回路 52……デジタル可変減衰器 S10……IF信号、S15……出力信号 S16……スレショルドレベル信号 S20……出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鐘ヶ江 誠一 神奈川県鎌倉市上町屋325番地 三菱電 機株式会社鎌倉製作所内 (72)発明者 島田 淳 神奈川県鎌倉市上町屋325番地 三菱電 機株式会社鎌倉製作所内 (56)参考文献 特開 昭51−142291（ＪＰ，Ａ) 特開 昭60−40980（ＪＰ，Ａ)
Claims (2)
- 【請求項１】高周波信号が夫々入力され、制御信号のも
とに所定出力特性に形成して送出する可変減衰手段と、
前記制御信号を生成して送出する制御信号創出手段とを
備えた利得制御装置において、 前記制御信号創出手段は、 デジタル信号を生成するA/D変換器と、 前記デジタル信号とスレッショルドレベルとの減算を行
う減算器と、 前記デジタル信号を前記スレッショルドレベルを越える
立ち上がりにおいては1LSB毎に直線的に増加し、且つ立
ち下がりにおいては所定ビット毎に、階段的に逓減する
信号に生成して導出する演算処理手段と、 を備えることを特徴とする利得制御装置。 - 【請求項２】請求項１記載の利得制御装置において、演
算処理手段は、ラッチ回路と、ROMとを備えることを特
徴とする利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168183A JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168183A JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0331785A JPH0331785A (ja) | 1991-02-12 |
| JP2714153B2 true JP2714153B2 (ja) | 1998-02-16 |
Family
ID=15863326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168183A Expired - Fee Related JP2714153B2 (ja) | 1989-06-29 | 1989-06-29 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714153B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089469A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | レーダ装置 |
| CN105676192B (zh) * | 2016-02-23 | 2017-10-27 | 中国人民解放军63686部队 | 一种脉冲应答机增益控制器的实现方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944591B2 (ja) * | 1975-06-03 | 1984-10-30 | 三菱電機株式会社 | パルス捜索レ−ダ−のｓｔｃ方式 |
| JPS6040980A (ja) * | 1984-07-04 | 1985-03-04 | Hitachi Ltd | ドツプラレ−ダ速度計 |
-
1989
- 1989-06-29 JP JP1168183A patent/JP2714153B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331785A (ja) | 1991-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Pollakowski et al. | Chirp signal matching and signal power optimization in pulse-echo mode ultrasonic nondestructive testing | |
| US5005419A (en) | Method and apparatus for coherent imaging system | |
| US6741714B2 (en) | Hearing aid with adaptive matching of input transducers | |
| US4315325A (en) | Echo ranging pulse discrimination circuit | |
| US20080136703A1 (en) | Equivalent time sampling radar | |
| WO2000065309A3 (en) | Pulse drive angle measurement system | |
| US6243323B1 (en) | System and method for eliminating audible noise for ultrasonic transducer | |
| EP0338592A1 (en) | An ultrasonic doppler blood flow velocity detection apparatus and a method for detecting blood flow velocity | |
| JP2714153B2 (ja) | 利得制御装置 | |
| JP2547891B2 (ja) | 信号検出装置 | |
| EP1196009B1 (en) | A hearing aid with adaptive matching of input transducers | |
| US4654833A (en) | System for transmitting and receiving a periodic pulse train | |
| ATE193797T1 (de) | Hörgerät mit verbessertem perzentilgenerator | |
| JP3576890B2 (ja) | ソーナー装置 | |
| JP2995374B2 (ja) | 周波数別ａｇｃ回路 | |
| KR0155343B1 (ko) | 펄스형 자동 이득 조정장치 및 그 방법 | |
| JPH05215850A (ja) | 超音波距離測定装置 | |
| JPH05264720A (ja) | 音響測深機 | |
| JPH03180794A (ja) | 超音波距離測定方法及び装置 | |
| JP2705347B2 (ja) | パワーアンプ保護回路 | |
| CN207799075U (zh) | 一种超声波测距电路和超声测距设备 | |
| JP2002311129A (ja) | 水中探知装置の受信回路 | |
| JPS6218085B2 (ja) | ||
| JPS61198807A (ja) | Ａｇｃ制御装置 | |
| JPS63144278A (ja) | ソ−ナ−受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |