JPH0330370A - Mis type semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ＭＩＳ型半導体装置に関し、例えば高集積の
ＭＯ３ＬＳＩに適用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a MIS type semiconductor device, and is suitable for application to, for example, a highly integrated MO3LSI.
本発明は、半導体基板上にゲート絶縁膜を介してゲート
電極が形成され、上記ゲート電極の両側の部分の上記半
導体基板中に高不純物濃度の半導体領域が上記ゲート電
極と重ならないように形成されたＭＩＳ型半導体装置に
おいて、上記ゲート絶縁膜から離れた部分の上記半導体
基板中に上記高不純物濃度の半導体領域と接続された上
記高不純物濃度の半導体領域と同一導電型の低不純物濃
度の半導体領域が形成されている。これによって、ゲー
ト絶縁膜を通して流れるバンド・バンド間トンネル電流
の低減を図ることができる。In the present invention, a gate electrode is formed on a semiconductor substrate via a gate insulating film, and semiconductor regions with high impurity concentration are formed in the semiconductor substrate on both sides of the gate electrode so as not to overlap with the gate electrode. In the MIS type semiconductor device, a low impurity concentration semiconductor region of the same conductivity type as the high impurity concentration semiconductor region is connected to the high impurity concentration semiconductor region in the semiconductor substrate in a portion away from the gate insulating film. is formed. This makes it possible to reduce band-to-band tunneling current flowing through the gate insulating film.
［従来の技術］
第３図は従来のＭＯ３ＬＳＩの一例を示す、第３図に示
すように、この従来のＭＯ３ＬＳＮにおいては、ｐ−型
のシリコン（Ｓｔ）基板１０１の表面にフィールド絶縁
膜１０２が選択的に形成され、これによって素子間分離
が行われている。このフィールド絶縁膜１０２で囲まれ
た活性領域の表面には例えば５ｉｌｌ膜のようなゲート
絶縁膜１０３が形成されている。このゲート絶縁膜１０
３の上にはゲート電極１０４が形成されている。一方、
Ｓｉ基板１中には、このゲート電極１０４に対して自己
整合的にｎ＋型のソース領域１０５及びドレイン領域１
０６が形成されている。そして、これらのゲート電極１
０４、ソース領域１０５及びドレイン領域１０６により
ｎチャネルＭＯＳ Ｆ ＥＴが構成される。[Prior Art] FIG. 3 shows an example of a conventional MO3LSI. As shown in FIG. 3, in this conventional MO3LSN, a field insulating film 102 is formed on the surface of a p-type silicon (St) substrate 101. They are selectively formed, thereby providing isolation between elements. A gate insulating film 103, such as a 5ill film, is formed on the surface of the active region surrounded by the field insulating film 102. This gate insulating film 10
A gate electrode 104 is formed on 3. on the other hand,
In the Si substrate 1, an n+ type source region 105 and a drain region 1 are formed in self-alignment with respect to the gate electrode 104.
06 is formed. And these gate electrodes 1
04, the source region 105 and the drain region 106 constitute an n-channel MOS FET.
第４図は従来のＭＯ３ＬＳＩの他の例を示す。FIG. 4 shows another example of the conventional MO3LSI.
第４図に示すように、この従来のＭＯ３ＬＳＩにおいて
は、ゲート電極１０４の側壁にＳｉＯ□から成るサイド
ウオールスペーサ１０７が形成されている。一方、ゲー
ト電極１０４の両側の部分のＳＬ基板１０１中には、ｎ
°型の高不純物濃度領域１０８．１０９が形成されてい
る。さらに、サイドウオールスペーサ１０７の下方の部
分のＳｌ基板１０１中には、ｎ−型の低不純物濃度領域
１１０゜１１１が形成されている。高不純物濃度領域１
０８及び低不純物濃度領域１１０によりソース領域が形
成され、高不純物濃度領域１０９及び低不純物濃度領域
１１１によりドレイン領域が形成されている。そして、
これらのゲート電極１０４、ソース領域及びドレイン領
域により、低不純物濃度領域１１１によりドレイン領域
の近傍の電界を緩和したＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎチャネルＭＯ３Ｆ
ＥＴが構成される。このＬＤＤ構造のＭＯＳＦＥＴにつ
いては、例えばｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ １９Ｂ７．２Ｊにおいて論じられている。As shown in FIG. 4, in this conventional MO3LSI, a sidewall spacer 107 made of SiO□ is formed on the sidewall of the gate electrode 104. On the other hand, in the SL substrate 101 on both sides of the gate electrode 104, n
° type high impurity concentration regions 108 and 109 are formed. Further, in the portion of the Sl substrate 101 below the sidewall spacer 107, n-type low impurity concentration regions 110°111 are formed. High impurity concentration region 1
08 and the low impurity concentration region 110 form a source region, and the high impurity concentration region 109 and the low impurity concentration region 111 form a drain region. and,
These gate electrodes 104, source regions, and drain regions reduce the electric field near the drain region by the low impurity concentration region 111.
n-channel MO3F with Doped Drain) structure
ET is configured. Regarding this LDD structure MOSFET, for example, r Sem1 conductor Wo
rld 19B7.2J.
（発明が解決しようとする課Ｂ）
ところで、近年、ＭＯ３ＬＳＩにおいては、高集積化及
び高密度化の進展により素子寸法が一層微細化しつつあ
り、それに伴ってゲート絶縁膜の膜厚も次第に小さくな
ってきている。しかし、上述の第３図及び第４図に示す
従来のＭＯ３ＬＳＩにおいては、ゲート絶縁膜１０３の
膜厚が小さくなると、次のような問題が生じる。(Problem B that the invention seeks to solve) By the way, in recent years, in MO3LSI, the element dimensions are becoming smaller due to the progress of higher integration and higher density, and the thickness of the gate insulating film is also gradually becoming smaller. It's coming. However, in the conventional MO3LSI shown in FIGS. 3 and 4 described above, when the thickness of the gate insulating film 103 becomes small, the following problem occurs.
すなわち、上述の第３図及び第４図に示す従来のＭＯ３
ＬＳＩにおいては、ゲート電極１０４とソース領域及び
ドレイン領域とが重なっている。That is, the conventional MO3 shown in FIGS. 3 and 4 above
In the LSI, the gate electrode 104 and the source and drain regions overlap.
今、ゲート電極１０４とドレイン領域とが重なった部分
に注目すると、この重なった部分におけるＳｔ基板１０
１の表面の部分に発生する電界Ｅ、Ｓ４は次式で表され
る。Now, if we pay attention to the overlapped part of the gate electrode 104 and the drain region, we can see that the St substrate 10 in this overlapped part
The electric fields E and S4 generated on the surface of 1 are expressed by the following equations.
二こで、ψ五は不純物濃度及び物質の種類（ここでは３
３）によって決まる内部ポテンシャル、Ｔ、）。2, ψ5 is the impurity concentration and the type of substance (here 3
3) The internal potential determined by T, ).
はゲート絶縁膜１０３の膜厚、ＶＤ、はドレイン領域と
ゲート電極１０４との間の外部ポテンシャルである。な
お、（１）式の右辺の分母の「３」は、Ｓｉの誘電率（
−３，９）に対する５ｉ０２の誘電率（−１１，７）の
比である。is the thickness of the gate insulating film 103, and VD is the external potential between the drain region and the gate electrode 104. Note that "3" in the denominator on the right side of equation (1) is the dielectric constant of Si (
-3,9) of the dielectric constant of 5i02 (-11,7).
（１）式で表される電界Ｅｓｉにより、ゲート絶縁膜１
０３を通してゲート電極１０４とドレイン領域との間に
次式で表されるバンド・バンド間トンネル電流！、が流
れる。Due to the electric field Esi expressed by equation (1), the gate insulating film 1
Band-to-band tunneling current expressed by the following equation between the gate electrode 104 and the drain region through 03! , flows.
ｉ Ｂ −ＡＥｓｉ ｅＸｐ （Ｂ／ Ｅｓ１
） （２）ここで、Ａ、Ｂは定数である。i B -AEsi eXp (B/ Es1
) (2) Here, A and B are constants.
（１） （２）式よりわかるように、このバンド・バン
ド間トンネル電流工。は、ゲート絶縁膜１０３の膜厚Ｔ
ＯＸが小さくなるに従って大きくなる。このため、ＬＳ
Ｉの高集積化に伴いゲート絶縁膜１０３の膜厚が小さく
なると、このバンド・バンド間トンネル電流ＩＤの値は
かなりの大きさになる。As can be seen from equations (1) and (2), this band-to-band tunnel current construction. is the film thickness T of the gate insulating film 103
It increases as OX decreases. For this reason, LS
As the thickness of the gate insulating film 103 decreases as I becomes highly integrated, the value of this band-to-band tunneling current ID becomes considerably large.
例えば、第４図に示すＬＤＤ構造のｎチャネルＭＯ３Ｆ
ＥＴの例では、ＶＤＧさ８■、チャネル長し−０，５９
ｍ、チャネル幅Ｗ ＝ １０ Ｂ ｍ 、 Ｔ ｏｘ
＝１１０人、ゲート電極１０４とソース領域及びドレイ
ン領域との重なり幅＝０．１５μｍ、■３−Ｖ、。−０
■（■３ ：ソース電圧、Ｖ ＠ｌＡｂ ：基板電圧
）の条件で、１０ ＝ｌ Ｏ−’Ａのオーダーとなる。For example, an n-channel MO3F with an LDD structure shown in FIG.
In the ET example, VDG is 8■, channel length is -0,59
m, channel width W = 10 B m, T ox
= 110 people, overlap width between gate electrode 104 and source region and drain region = 0.15 μm, ■3-V. -0
Under the condition of (■3: source voltage, V@lAb: substrate voltage), the order is 10 =l O-'A.
このバンド・バンド間トンネル電流Ｉ０は、ゲート絶縁
Ｍ１０３のリーク電流の主成分となり、例えば４Ｍビッ
ト、１６Ｍビット、６４Ｍビットなどのスタテ４ツクＲ
Ａ Ｍ （Ｒａｎｄｏｍ＾ｃｃｅｓｓ Ｍｅｎ＋。This band-to-band tunneling current I0 becomes the main component of the leakage current of the gate insulator M103.
A M (Random^ccess Men+.
ｒｙ）や、１６Ｍビット、６４Ｍビットなどのダイナミ
ックＲＡＭのような高集積のＬＳＩにおいては、信転性
上や特性上で大きな問題となってくる。In highly integrated LSIs such as RY), 16M bits, 64M bits, etc. dynamic RAM, this poses a major problem in terms of reliability and characteristics.
従って本発明の目的は、ゲート絶縁膜を通して流れるバ
ンド・バンド間トンネル電流の低減を図ることができる
ＭＩＳ型半導体装置を提供することにある。Therefore, an object of the present invention is to provide an MIS type semiconductor device that can reduce band-to-band tunneling current flowing through a gate insulating film.
上記目的を達成するために、本発明は、半導体基板（１
）上にゲート絶縁膜（３）を介してゲート電極（４）が
形成され、ゲート電極（４）の両側の部分の半導体基板
（１）中に高不純物濃度の半導体領域（６，７）がゲー
ト電極（４）と重ならないように形成されたＭＩＳ型半
導体装置において、ゲート絶縁膜（３）から離れた部分
の半導体基板（１）中に高不純物濃度の半導体領域（６
゜７）と接続された高不純物濃度の半導体領域（６゜７
）と同一導電型の低不純物濃度の半導体領域（８，９）
が形成されている。In order to achieve the above object, the present invention provides a semiconductor substrate (1
), a gate electrode (4) is formed through a gate insulating film (3), and semiconductor regions (6, 7) with high impurity concentration are formed in the semiconductor substrate (1) on both sides of the gate electrode (4). In a MIS type semiconductor device formed so as not to overlap with the gate electrode (4), a highly impurity-concentrated semiconductor region (6) is formed in the semiconductor substrate (1) in a portion away from the gate insulating film (3).
High impurity concentration semiconductor region (6°7) connected to
) with a low impurity concentration semiconductor region (8, 9) of the same conductivity type as
is formed.
高不純物濃度の半導体領域（６，７）と低不純物濃度の
半導体領域（８，９）とによりソース領域及びドレイン
領域が形成される。この場合、この低不純物濃度の半導
体領域（８，９）は、ゲート絶縁膜（３）から離れた部
分の半導体基板（１）中に形成されていることから、ゲ
ート電極（４）とソース領域及びドレイン領域との間に
発生する電界のピークは半導体基Ｆｉ（１”）の表面か
らある深さの所に位置するようになり、従ってゲート電
極（４）とソース領域及びドレイン領域とが重なった部
分における半導体基板（１）の表面の部分の電界は小さ
くなる。これによって、この電界によりゲート絶縁膜（
３）を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。A source region and a drain region are formed by the semiconductor regions (6, 7) with high impurity concentration and the semiconductor regions (8, 9) with low impurity concentration. In this case, since the semiconductor regions (8, 9) with low impurity concentration are formed in the semiconductor substrate (1) in a portion away from the gate insulating film (3), the gate electrode (4) and the source region The peak of the electric field generated between the gate electrode (4) and the drain region is located at a certain depth from the surface of the semiconductor substrate Fi (1''), so that the gate electrode (4) and the source and drain regions overlap. The electric field on the surface of the semiconductor substrate (1) in the exposed area becomes smaller.As a result, this electric field causes the gate insulating film (
3) It is possible to reduce the band-to-band tunneling current flowing through the band.
（実施例〕
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯ３ＬＳＩに適用し
た実施例である。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings.This embodiment is an embodiment in which the present invention is applied to MO3LSI.
第１図は本発明の一実施例によるＭＯ５ＬＳｒを示す。FIG. 1 shows MO5LSr according to one embodiment of the present invention.
第１図に示すように、この実施例によるＭＯ３ＬＳＩに
おいては、例えばｐ−型Ｓｌ基板のような半導体基Ｆｉ
ｌの表面に例えばｓｉｏｇｌ！ｌのようなフィールド絶
縁膜２が選択的に形成され、これによって素子間分離が
行われている。このフィールド絶縁膜２で囲まれた活性
領域の表面には例えばＳｉＯ□膜のようなゲート絶縁膜
３が形成されている。As shown in FIG. 1, in the MO3LSI according to this embodiment, a semiconductor substrate such as a p-type Sl substrate is used.
For example, siogl! on the surface of l! A field insulating film 2 such as 1 is selectively formed, thereby providing isolation between elements. A gate insulating film 3, such as a SiO□ film, is formed on the surface of the active region surrounded by the field insulating film 2.
このゲート絶縁膜３の上にはゲート電極４が形成されて
いる。このゲート電極４は、例えばリン（Ｐ）のような
不純物をドープした多結晶Ｓｉ膜や、この不純物をドー
プした多結晶Ｓｉ膜の上に例えばモリブデンシリサイド
（ＭｏＳｉｔ）膜のような高融点金属シリサイド膜を形
成したポリサイド膜により構成することができる。また
、符号５は例えばＳｌＯ□から成るサイドウオールスペ
ーサを示す。A gate electrode 4 is formed on this gate insulating film 3. This gate electrode 4 is made of a polycrystalline Si film doped with an impurity such as phosphorus (P), or a high melting point metal silicide film such as a molybdenum silicide (MoSit) film on a polycrystalline Si film doped with this impurity. A polycide film can be used as a film. Further, reference numeral 5 indicates a side wall spacer made of, for example, SlO□.
一方、ゲート電極４の両側の部分の半導体基板１中には
、例えばｎ°型の高不純物濃度領域６゜７がこのゲート
電極４に対して自己整合的に形成されている。ここで、
これらの高不純物濃度領域６．７は、ゲート電極４と重
ならないように形成されている。また、サイドウオール
スペーサ５の下方の部分の半導体基板１中には、例えば
ｎ−型の低不純物濃度領域８．９がゲート電極４に対し
て自己整合的に形成されている。これらの低不純物濃度
領域８，９は、それぞれ上述の高不純物濃度領域６．７
と接続されている。高不純物濃度領域６及び低不純物濃
度領域８によりソース領域が形成され、高不純物濃度領
域７及び低不純物濃度領域９によりドレイン領域が形成
されている。そして、これらのゲート電極４、ソース領
域及びドレイン領域により、ＬＤＤ構造のｎチャネルＭ
Ｏ５ＦＥＴが構成される。On the other hand, in the semiconductor substrate 1 on both sides of the gate electrode 4, for example, n° type high impurity concentration regions 6°7 are formed in a self-aligned manner with respect to the gate electrode 4. here,
These high impurity concentration regions 6.7 are formed so as not to overlap with the gate electrode 4. Further, in the semiconductor substrate 1 below the sidewall spacer 5, for example, an n-type low impurity concentration region 8.9 is formed in self-alignment with the gate electrode 4. These low impurity concentration regions 8 and 9 are the above-mentioned high impurity concentration regions 6 and 7, respectively.
is connected to. The high impurity concentration region 6 and the low impurity concentration region 8 form a source region, and the high impurity concentration region 7 and the low impurity concentration region 9 form a drain region. These gate electrodes 4, source regions, and drain regions form n-channel M of the LDD structure.
O5FET is configured.
この実施例においては、上述の低不純物濃度領域８，９
は、これらの低不純物濃度領域８．９中の不純物濃度分
布のピークが半導体基板ｌの表面からある深さの所にく
るように形成されている。In this embodiment, the above-mentioned low impurity concentration regions 8, 9
are formed such that the peak of the impurity concentration distribution in these low impurity concentration regions 8.9 is located at a certain depth from the surface of the semiconductor substrate l.
そして、これらの低不純物濃度領域８．９は、半導体基
板１の表面から離れた部分に形成されており、ゲート絶
縁膜３とは直接接触していない。These low impurity concentration regions 8.9 are formed in a portion away from the surface of the semiconductor substrate 1, and are not in direct contact with the gate insulating film 3.
なお、実際には眉間絶縁膜や配線などが形成されている
が、その図示及び説明は省略する。Note that although a glabellar insulating film, wiring, etc. are actually formed, their illustration and description will be omitted.
次に、上述のように構成されたこの実施例によるＭＯ３
ＬＳＩの製造方法の一例について説明する。Next, MO3 according to this embodiment configured as described above
An example of an LSI manufacturing method will be described.
第２図に示すように、まず半導体基板ｌの表面を選択的
に熱酸化することによりフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法により例えばＳｉ
ｎ、膜のようなゲート絶縁１ｌＩＩ３を形成する６次に
、例えばＣＶＤ法により全面に多結晶５ｉｌｌを形成し
、この多結晶Ｓｉ膜に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶Ｓｔ膜及びゲート絶縁
膜３をエツチングにより所定形状にパターンニングする
。これによ、って、ゲート絶縁膜３上にゲート電極４が
形成される。なお、ゲート電極４をポリサイド膜により
構成する場合には、多結晶Ｓｉ膜上に高融点金属シリサ
イド膜を形成した後にパターンニングを行う。次に、こ
のゲート電極４をマスクとして半導体基板１中に例えば
Ｐのようなｎ型不純物を高エネルギーで低濃度にイオン
注入する。これによって、ゲート絶縁膜３から離れた部
分の半導体基板ｌ中に低不純物濃度領域８．９がゲート
電極４に対して自己整合的に形成される。As shown in FIG. 2, first, a field insulating film 2 is formed by selectively thermally oxidizing the surface of a semiconductor substrate l to perform device isolation, and then an active region surrounded by this field insulating film 2 is formed. For example, Si is deposited on the surface of the
n, forming a film-like gate insulator 1lII3 6 Next, a polycrystalline 5ill is formed on the entire surface by, for example, the CVD method, and this polycrystalline Si film is doped with an impurity such as P to lower the resistance. Then, the polycrystalline St film and gate insulating film 3 are patterned into a predetermined shape by etching. As a result, gate electrode 4 is formed on gate insulating film 3. Note that when the gate electrode 4 is formed of a polycide film, patterning is performed after forming a high melting point metal silicide film on the polycrystalline Si film. Next, using this gate electrode 4 as a mask, an n-type impurity such as P is ion-implanted into the semiconductor substrate 1 at a low concentration with high energy. As a result, a low impurity concentration region 8.9 is formed in a portion of the semiconductor substrate l remote from the gate insulating film 3 in a self-aligned manner with respect to the gate electrode 4.
次に、例えばＣＶＤ法により全面に５ｉ０２膜を形成し
た後、例えば反応性イオンエツチング（ＲＩＢ）法によ
りこの５ｉＣ）２膜を基板表面と垂直方向に異方性エツ
チングして、第１図に示すようにサイドウオールスペー
サ５を形成する。次に、このサイドウオールスペーサ５
をマスクとして半導体基板ｌ中に例えばヒ素（Ａｓ）の
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。これ
によって、高不純物濃度領域６及び低不純物濃度領域８
から成るソース領域と高不純物濃度領域７及び低不純物
濃度領域９から成るドレイン領域とが形成される。Next, after forming a 5i02 film on the entire surface by, for example, a CVD method, the 5iC)2 film is anisotropically etched in a direction perpendicular to the substrate surface by, for example, a reactive ion etching (RIB) method, as shown in FIG. The side wall spacer 5 is formed in this manner. Next, this side wall spacer 5
Using this as a mask, an n-type impurity such as arsenic (As) is ion-implanted into the semiconductor substrate l at a high concentration. After this,
Heat treatment is performed to electrically activate the implanted impurities. As a result, the high impurity concentration region 6 and the low impurity concentration region 8
A source region consisting of a high impurity concentration region 7 and a drain region consisting of a low impurity concentration region 9 are formed.
この後、層間絶縁膜、配線などの形成工程を経て、目的
とするＭＯ３ＬＳＩが完成される。Thereafter, the desired MO3LSI is completed through a process of forming an interlayer insulating film, wiring, etc.
以上のように、この実施例によれば、ソース領域及びド
レイン領域の一部を構成する低不純物濃度領域８．９が
ゲート絶縁ａＳから離れた部分の半導体基板１中に形成
されているので、ゲート電極４とソース領域及びドレイ
ン領域との間に発生する電界のピークは半導体基板１の
表面からある深さの所に位置し、このためこのゲート電
極４とソース領域及びドレイン領域とが重なった部分に
おける半導体基板１の表面の部分に発生する電界は、例
えば第４図に示す従来のＭＯ３ＬＳＩの場合に比べてか
なり小さくなる。従って、この電界によりゲート絶縁Ｗ
Ａ３を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。As described above, according to this embodiment, the low impurity concentration regions 8.9 constituting part of the source region and drain region are formed in the semiconductor substrate 1 in a portion away from the gate insulating aS. The peak of the electric field generated between the gate electrode 4 and the source and drain regions is located at a certain depth from the surface of the semiconductor substrate 1, so that the gate electrode 4 and the source and drain regions overlap. The electric field generated on the surface of the semiconductor substrate 1 in that part is considerably smaller than that in the conventional MO3LSI shown in FIG. 4, for example. Therefore, due to this electric field, the gate insulation W
It is possible to reduce the band-to-band tunneling current flowing through A3.
これによって、このバンド・バンド間トンネル電流が主
成分であるゲート絶縁膜３のリーク電流の低減を図るこ
とができ、従って高集積化に伴いゲート絶縁膜３の膜厚
が小さくなっても、このゲート絶縁膜３のリーク電流に
よりＭＯ３ＬＳＩの信鎖性上及び特性上で問題が生じる
のを防止することができる。As a result, it is possible to reduce the leakage current of the gate insulating film 3 whose main component is this band-to-band tunneling current. It is possible to prevent leakage current from the gate insulating film 3 from causing problems in the reliability and characteristics of the MO3LSI.
この実施例によるＬＤＤ構造は、例えば４Ｍビット、１
６Ｍビット、６４ＭビットなどのスタティックＲＡＭや
、１６Ｍビット、６４ＭビットなどのダイナミックＲＡ
Ｍのような高集積のＬＳＩに適用することができる。The LDD structure according to this embodiment is, for example, 4M bits, 1
Static RAM such as 6M bits and 64M bits, dynamic RAM such as 16M bits and 64M bits
It can be applied to highly integrated LSIs such as M.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例においては、ｎチャネルＭＯ３Ｆ
ＥＴの場合について説明したが、本発明はｐチャネルＭ
Ｏ３ＦＥＴに適用することも可能である。また、上述の
実施例においては、本発明をＭＯ５ＬＳＩに適用した場
合について説明したが、本発明は、例えばバイポーラ−
ＣＭＯ３ＬＳＩに適用することも可能である。より一般
的には、本発明はＭＩＳ型半導体装置全般に適用するこ
とが可能である。For example, in the above embodiment, n-channel MO3F
Although the case of ET has been described, the present invention also applies to p-channel M
It is also possible to apply to O3FET. Further, in the above embodiment, the case where the present invention is applied to MO5LSI was explained, but the present invention can also be applied to, for example, bipolar
It is also possible to apply to CMO3LSI. More generally, the present invention can be applied to MIS type semiconductor devices in general.
以上説明したように、本発明によれば、ゲート絶縁膜か
ら離れた部分の半導体基板中に高不純物濃度の半導体領
域と接続された高不純物濃度の半導体領域と同一導電型
の低不純物濃度の半導体領域が形成されているので、ゲ
ート電極とソース領域及びドレイン領域とが重なった部
分における半導体基板の表面の部分に発生する電界が小
さくなり、これによってこの電界によりゲート絶縁膜を
通して流れるバンド・バンド間トンネル電流の低減を図
ることができる。As explained above, according to the present invention, a low impurity concentration semiconductor of the same conductivity type as the high impurity concentration semiconductor region connected to a high impurity concentration semiconductor region in a portion of the semiconductor substrate remote from the gate insulating film Since the regions are formed, the electric field generated on the surface of the semiconductor substrate where the gate electrode overlaps with the source and drain regions becomes smaller, and this electric field causes band-to-band interference flowing through the gate insulating film. Tunnel current can be reduced.
第１図は本発明の一実施例によるＭＯＳＬＳＩを示す断
面図、第２図は第１図に示すＭＯＳＬＳＩの製造方法の
一例を説明するための断面図、第３図は従来のＭＯＳＬ
ＳＩの一例を示す断面図、第４図は従来のＭＯＳＬＳＩ
の他の例を示す断面図である。
７：高不純物濃度領域、
領域。FIG. 1 is a sectional view showing a MOSLSI according to an embodiment of the present invention, FIG. 2 is a sectional view illustrating an example of a method for manufacturing the MOSLSI shown in FIG. 1, and FIG. 3 is a sectional view of a conventional MOSLSI.
A cross-sectional view showing an example of SI, Figure 4 is a conventional MOSLSI
It is a sectional view showing other examples. 7: High impurity concentration region, region.
Claims (1)
され、上記ゲート電極の両側の部分の上記半導体基板中
に高不純物濃度の半導体領域が上記ゲート電極と重なら
ないように形成されたＭＩＳ型半導体装置において、 上記ゲート絶縁膜から離れた部分の上記半導体基板中に
上記高不純物濃度の半導体領域と接続された上記高不純
物濃度の半導体領域と同一導電型の低不純物濃度の半導
体領域が形成されていることを特徴とするＭＩＳ型半導
体装置。[Claims] A gate electrode is formed on a semiconductor substrate via a gate insulating film, and semiconductor regions with high impurity concentration in the semiconductor substrate on both sides of the gate electrode are arranged so as not to overlap with the gate electrode. In the formed MIS type semiconductor device, a low impurity concentration layer of the same conductivity type as the high impurity concentration semiconductor region connected to the high impurity concentration semiconductor region is provided in the semiconductor substrate in a portion away from the gate insulating film. A MIS type semiconductor device characterized in that a semiconductor region is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16503189A JPH0330370A (en) | 1989-06-27 | 1989-06-27 | Mis type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16503189A JPH0330370A (en) | 1989-06-27 | 1989-06-27 | Mis type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330370A true JPH0330370A (en) | 1991-02-08 |
Family
ID=15804530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16503189A Pending JPH0330370A (en) | 1989-06-27 | 1989-06-27 | Mis type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330370A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073925A (en) * | 1996-04-17 | 2000-06-13 | Tohoku Ricoh Co., Ltd. | Image forming apparatus |
| JP2009038076A (en) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | Double insulated gate field-effect transistor |
| US8283154B2 (en) | 2005-01-26 | 2012-10-09 | National Institute For Agro-Environmental Sciences Independent Administrative Institute | Method of decontaminating polluted environments with bacteria on a porous support |
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| JPS61259576A (en) * | 1985-04-12 | 1986-11-17 | ゼネラル・エレクトリツク・カンパニイ | Field effect transistor |
| JPS6453461A (en) * | 1987-05-19 | 1989-03-01 | Seiko Epson Corp | Semiconductor device and manufacture thereof |
-
1989
- 1989-06-27 JP JP16503189A patent/JPH0330370A/en active Pending
Patent Citations (2)
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