JP4577948B2 - Offset gate field effect transistor - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、オフセット領域(耐圧が必要なトランジスタのアクティブ領域間に設けられる、チャネルが発生し難い、低い不純物濃度と厚い絶縁膜を持った領域)を利用した高耐圧のオフセットゲート型の電界効果トランジスタ(以下「FET」という。)に関するものである。
【0002】
【従来の技術】
図2(a)、(b)は従来のオフセットゲート型FETの一例を示す構成図であり、同図(a)は平面図、及び同図(b)は同図(a)のA−A線断面図である。
【0003】
このオフセットゲート型FETは、オフセット領域を利用した高耐圧トランジスタであり、N型シリコン基板1内に、アクティブ領域であるP+ 不純物層からなるソース領域2とP+ 不純物層からなるドレイン領域3とが、所定距離隔てて対向して形成されている。ソース領域2とドレイン領域3との間には、ゲート領域4が形成されている。ゲート領域4は、ソース領域2とドレイン領域3との間のシリコン基板1の表面に形成されたゲート酸化膜4aを有し、このゲート酸化膜4a上にゲート電極4bが形成されている。
【0004】
シリコン基板1内には、ソース領域2、ドレイン領域3及びゲート領域4を囲むように、アクティブ領域であるN+ 不純物層からなるバックゲート領域5が形成されている。バックゲート領域5は、チャネルストッパの機能を有している。
ソース領域2、ドレイン領域3及びゲート領域4とバックゲート領域5との間のシリコン基板1内には、オフセット領域6が形成されている。オフセット領域6は、ソース領域2及びドレイン領域3よりも低濃度のオフセット不純物層であるP型オフセット層6aを有し、このオフセット層6a上に、ゲート酸化膜4aよりも厚いオフセット酸化膜6bが形成されている。
【0005】
ソース領域2、ドレイン領域3、ゲート領域4、バックゲート領域5、及びオフセット領域6上には、全面を覆う絶縁膜7が形成され、この絶縁膜7の所定箇所に複数のコンタクトホール8が開口されている。各コンタクトホール8上にはメタル配線9が形成され、このメタル配線9がコンタクトホール8を介してソース領域2、ドレイン領域3、ゲート領域4、及びバックゲート領域5にそれぞれ電気的に接続されている。メタル配線9上は、パッシベーション膜10で覆われている。
【0006】
このようなオフセットゲート型FETでは、ドレイン領域3とソース領域2との間にドレイン・ソース間電圧Vdsを加えると、ドレイン領域3→オフセット層6a→ゲート領域4下→オフセット層6a→ソース領域2、という経路でドレイン電流Idが流れる。ゲート領域4とソース領域2との間のPN接合に逆方向電圧を加えると、PN接合の空乏層が逆方向電圧によって広がり、ドレイン電流Idの通路(チャネル)が狭くなって電流が流れにくくなる。このため、ゲート・ソース間電圧Vgsでドレイン電流Idの大きさを変えることができる。FETがオフ状態の時には、チャネル発生を抑制してドレイン電流Idを遮断することが必要となる。そこで、オフセット領域6を設けてチャネル発生を抑制し、高耐圧化を図っている。
【0007】
【発明が解決しようとする課題】
しかしながら、従来のオフセットゲート型FETやこれを用いた半導体装置では、次の(A)、(B)のような課題があった。
(A) 図2のようなオフセットゲート型FETでは、目標とする耐圧が高くなるに従い、アクティブ領域であるソース領域2及びドレイン領域3間におけるオフセット領域6下のチャネル発生を抑えるため、オフセット領域6の幅を広げることで対応してきた。
【0008】
ところが、高耐圧化のためにオフセット領域6を拡大すると、トランジスタサイズが大きくなり、例えば1枚のウエハを用いて多数のトランジスタを製造する場合、得られるトランジスタ数が少なくなってこのトランジスタを使用した製品の生産性が低下する。また、ソース領域2とゲート領域4の間及びドレイン領域3とゲート領域4の間のオフセット領域6の拡大は、Vds−Id特性曲線が大きくなって感度が低下し、FETの電気的特性の低下を引き起こす。
【0009】
そこで、オフセット領域6のサイズを大きくすることなく、FETの耐圧を向上させるためには、該オフセット領域6のチャネル発生を抑える必要がある。しかし、これを実現するには、オフセット領域6におけるオフセット層6aの不純物濃度や酸化膜6bの厚みを変える必要があり、ウエハプロセスの変更や追加が必要であった。
【0010】
(B) 従来のオフセットゲート型FETを用いた半導体装置において、例えば、複数のFETからなる第1のトランジスタ群と、これと同一導電型の複数のFETからなる第2のトランジスタ群とが、所定距離隔てて半導体基板内に形成されている場合、これらの第1と第2のトランジスタ群の間にチャネルストッパ領域を設けてチャネル発生を抑え、リーク電流を遮断して耐圧を高くすることも行われている。このような場合においても、前記(A)の課題と同様に、チャネルストッパ領域を拡大することなく、チャネルの発生を抑え、半導体装置の耐圧を向上させることが困難であった。
【0011】
本発明は、前記従来技術のもっていた課題を解決し、オフセット領域等を拡大することなく、チャネル発生を抑え、耐圧を向上させることができるオフセットゲート型FETを提供することを目的とする。
【0012】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第1の発明は、オフセットゲート型FETにおいて、半導体基板内に所定距離隔てて対向して形成された不純物層からなるソース領域及びドレイン領域と、前記ソ−ス領域と前記ドレイン領域との間の前記半導体基板の表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上に形成された第1のゲート電極を有するゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域を囲むように前記半導体基板内に環状に形成された不純物層からなるバックゲート領域と、前記ソース領域、前記ドレイン領域及び前記ゲート領域と前記バックゲート領域との間、かつ、該ソース領域と該ゲート領域との間、及び該ドレイン領域と該ゲート領域との間の前記半導体基板内に形成され、該ソース領域及び該ドレイン領域よりも低濃度のオフセット不純物層と、該オフセット不純物層上に形成され、前記ゲート絶縁膜よりも厚いオフセット絶縁膜とを有するオフセット領域と、前記ソース領域と前記ゲート領域との間、及び前記ドレイン領域と該ゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第2のゲート電極と、を備えている。
【0013】
これにより、ドレイン領域とソース領域との間に電圧を加えると、チャネルが形成されてドレイン電流が流れ、ゲート・ソース間電圧でドレイン電流の大きさが変えられる。FETのオフ状態においては、バックゲート電位に保持された第2のゲート電極によってこの下のオフセット領域がオフ状態となり、このオフセット領域のチャネル発生が抑制される。
【0014】
第2の発明は、オフセットゲート型FETにおいて、第1の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域及び前記ドレイン領域の周囲の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第2のゲート電極と、を備えている。
【0015】
これにより、FETがオフ状態の時に、バックゲート電位に保持された第2のゲート電極により、ソース領域とゲート領域との間がオフ状態になると共に、ドレイン領域とゲート領域との間がオフ状態になり、この第2のゲート電極下のオフセット領域でのチャネル発生が抑制される。さらに、バックゲート電位に保持された第2のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【0016】
第3の発明は、オフセットゲート型FETにおいて、第1の発明のソース領域、ドレイン領域、ゲート領域、バックゲ−ト領域及びオフセット領域と、前記ソース領域と前記バックゲート領域との間、及び前記ドレイン領域と該バックゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、該バックゲート領域に電気的に接続された第2のゲート電極と、を備えている。
【0017】
これにより、バックゲート電位に保持された第2のゲート電極により、ソース領域とバックゲート領域との間がオフ状態になると共に、ドレイン領域とバックゲート領域との間がオフ状態になり、チャネル発生が抑制される。
【0020】
【発明の実施の形態】
(第1の実施形態)
図1(a)、(b)は本発明の第1の実施形態を示すオフセットゲート型FETの構成図であり、同図(a)は平面図、及び同図(b)は同図(a)のB−B線断面図である。
【0021】
このオフセットゲート型FETでは、半導体基板(例えば、N型シリコン基板)11内に、アクティブ領域であるP+ 不純物層からなるソース領域12とP+ 不純物層からなるドレイン領域13とが、所定距離隔てて対向して形成されている。アクティブ領域であるソース領域12とドレイン領域13との間には、ゲート領域14が形成されている。ゲート領域14は、ソース領域12とドレイン領域13との間のシリコン基板11の表面に形成されたゲート絶縁膜(例えば、ゲート酸化膜)14aを有し、このゲート酸化膜14a上に、ポリシリコン等の第1のゲート電極14bが形成されている。ソース領域12、ドレイン領域13及びゲート領域14を囲むように、シリコン基板11内に環状のバックゲート領域15が形成されている。バックゲート領域15は、N+ 不純物層から成り、チャネルストッパとしての機能を有している。
【0022】
ソース領域12、ドレイン領域13及びゲート領域14とバックゲート領域15との間のシリコン基板11内には、オフセット領域16が形成されている。オフセット領域16には、ソース領域12及びドレイン領域13よりも低濃度のオフセット不純物層(例えば、P型オフセット層)16aが形成され、このオフセット層16a上に、ゲート酸化膜14aよりも厚いオフセット絶縁膜(例えば、酸化膜)16bが形成されている。ソース領域12とゲート領域14の間、及びドレイン領域13とゲート領域14の間のオフセット領域16上には、これらのオフセット領域16の全てまたは一部を覆うようにポリシリコン等の第2のゲート電極17が形成されている。
【0023】
ソース領域12、ドレイン領域13、ゲート領域14及びバックゲート領域15等の全面には、リンシリカ等の絶縁膜18が形成されている。絶縁膜18において、ソース領域12、ドレイン領域13、ゲート領域14、バックゲート領域15及び第2のゲート電極17上には、コンタクトホール19が開口されている。コンタクトホール19上にはアルミニウム等のメタル配線20が形成され、このメタル配線20が、コンタクトホール19を介してソース領域12、ドレイン領域13、ゲート領域14、バックゲート領域15及び第2のゲート電極17に電気的に接続されている。さらに、ゲート電極17の両端は、コンタクトホール19及びメタル配線20を介してバックゲート領域15に電気的に接続されている。メタル配線20上の全面には、窒化膜等のパッシベーション膜21が形成されている。
【0024】
このようなオフセットゲート型FETは、例えば、次のようにして製造される。
シリコン基板11の所定箇所に、ホトリソグラフィ技術を用いてP型不純物イオンを打ち込み、複数のオフセット層16aを形成する。各オフセット層16a上に、熱酸化等によって膜厚の厚い酸化膜16bをそれぞれ形成する。各酸化膜16b間に、ゲート酸化膜14aを形成する。ホトリソグラフィ技術により、ゲート酸化膜14a上に、ポリシリコン等の第1のゲート電極14bを形成すると共に、ゲート領域14とソース領域12及びドレイン領域13との間の酸化膜16b上に、ポリシリコン等の第2のゲート電極17を形成する。
【0025】
各オフセット領域16間にP+ 不純物イオンを打ち込んでソース領域12及びドレイン領域13を形成すると共に、N+ 不純物イオンを打ち込んでバックゲート領域15を形成する。全面に絶縁膜18を形成し、ソース領域12、ドレイン領域13、ゲート電極14b,17、及びバックゲート領域15上に、コンタクトホール19を開口する。ホトリソグラフィ技術により、各コンタクトホール19上にメタル配線20を形成する。その後、全面にパッシベーション膜21を形成すれば、図1のオフセットゲート型FETの製造が終了する。
【0026】
このようにして製造されたオフセットゲート型FETでは、メタル配線20によってドレイン領域13とソース領域12との間に電圧を加えると、ドレイン領域13→オフセット層16a→ゲート酸化膜14a下→オフセット層16a→ソース領域12、という経路でドレイン電流Idが流れ、ゲート・ソース間電圧Vgsによってドレイン電流Idの大きさを変えることができる。ソース領域12とゲート領域14の間のゲート電極17、及びドレイン領域13とゲート領域14の間のゲート電極17は、メタル配線20によってバックゲート領域15に接続されてバックゲート電位に保持されている。このため、FETにおけるソース領域12及びドレイン領域13間のオフ状態において、ソース領域12とゲート領域14の間は、オフ状態になってチャネル発生が抑制されると共に、ドレイン領域13とゲート領域14の間も、オフ状態になってチャネル発生が抑制される。
【0027】
この第1の実施形態では、次(1)、(2)のような効果がある。
(1) FETにおけるソース領域12及びドレイン領域13間のオフ状態において、ソース領域12とゲート領域14との間のゲート電極17と、ドレイン領域13とゲート領域14との間のゲート電極17とは、それぞれFETとして動作してオフ状態になり、これらのゲート電極17下のチャネル発生を抑制する。このため、ソース領域12とゲート領域14との間、及びドレイン領域13とゲート領域14との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域12及びゲート領域14間のオフセット領域16の長さと、ドレイン領域13及びゲート領域14間のオフセット領域16の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、ゲート電極17は、ゲート電極14bと同様の材質を用いて同時に形成されるため、ウエハプロセスの変更や追加も必要ない。
【0028】
(2) ゲート電極17の電位は、バックゲート領域15に接続されてバックゲート電位に保持されているので、FETのオン/オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【0029】
(第2の実施形態)
図3(a)、(b)は本発明の第2の実施形態を示すオフセットゲート型FETの構成図あり、同図(a)は平面図、及び同図(b)は同図(a)のC−C線断面図である。この図3では、第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。
【0030】
このオフセットゲート型FETでは、図1の第2のゲート電極17に代えて、平面形状の異なる第2のゲート電極17Aが設けられている。第2のゲート電極17Aは、オフセット領域16上のほぼ全面に形成され、ソース領域12及びゲート領域14の間、ドレイン領域13及びゲート領域14の間、ソース領域12及びバックゲート領域15の間、さらにドレイン領域13及びバックゲート領域15の間をそれぞれ覆っている。この第2のゲート電極17Aは、例えば、第1のゲート電極14bと同様のポリシリコン等の材質を用いて同時に形成される。
ゲート電極17Aの周縁は、コンタクトホール19及びメタル配線20を介してバックゲート領域15に電気的に接続されている。その他の構成は、第1の実施形態と同様である。
このオフセットゲート型FETでは、第1の実施形態とほぼ同様の作用及び効果を奏する。
【0031】
さらに、この第2の実施形態のオフセットゲート型FETでは、ソース領域12・ゲート領域14間及びドレイン領域13・ゲート領域14間に加え、ソース領域12・バックゲート領域15間及びドレイン領域13・バックゲート領域15間のオフセット領域16が、バックゲート電位に保持された第2のゲート電極17Aで覆われている。このため、FETにおけるソース領域12及びドレイン領域13間のオフ状態において、ソース領域12・ゲート領域14間、ドレイン領域13・ゲート領域14間、ソース領域12・バックゲート領域15間、及びドレイン領域13・バックゲート領域15間がそれぞれFETとして動作してオフ状態になり、これらのゲート電極17A下のチャネル発生を抑制する。
【0032】
よって、ソース領域12・ゲート領域14間、及びドレイン領域13・ゲート領域14間の耐圧が向上すると共に、ソース領域12・バックゲート領域15間、及びドレイン領域13・バックゲート領域15間の耐圧も向上し、第1の実施形態に比べてFETの耐圧がより向上する。
【0033】
(第3の実施形態)
図4(a)、(b)は本発明の第3の実施形態を示すオフセットゲート型FETの構成図であり、同図(a)は平面図、及び同図(b)は同図(a)のD−D線断面図である。この図4では、第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。
【0034】
このオフセットゲート型FETでは、図1の第2のゲート電極17に代えて、平面形状の異なる第2のゲート電極17Bが設けられている。第2のゲート電極17Bは、ソース領域12・バックゲート領域15間、及びドレイン領域13・バックゲート領域14間のオフセット領域16を覆っている。この第2のゲート電極17Bは、例えば、第1のゲート電極14bと同様のポリシリコン等の材料を用いて同時に形成される。ゲート電極17Bの周縁は、コンタクトホール19及びメタル配線20を介してバックゲート領域15に電気的に接続されている。
その他の構成は、第1の実施形態と同様である。
【0035】
この第3の実施形態では、FETにおけるソース領域12及びドレイン領域13間のオフ状態において、ソース領域12・バックゲート領域15間、及びドレイン領域13・バックゲート領域15間がそれぞれFETとして動作してオフ状態になり、これらのゲート電極17B下のチャネル発生を抑制する。このため、ソース領域12・バックゲート領域15間、及びドレイン領域13・バックゲート領域15間の耐圧が向上する。その他は、第1の実施形態とほぼ同様の作用及び効果を奏する。
【0036】
(第4の実施形態)
図5は、本発明の第4の実施形態を示す半導体装置の概略の平面図である。
この半導体装置は、半導体基板(例えば、P型シリコン基板)31を有し、このシリコン基板31内に、第1のトランジスタ群を構成する面積の大きなN型アクティブ領域32、及び面積の小さなP型アクティブ領域33,34が形成されている。N型アクティブ領域32は、電位V1 に保持され、この中に複数の第1導電型FET(例えば、N型FET)が形成されている。N型アクティブ領域32の近傍には、接地電位GNDに保持されたP型アクティブ領域33,34が形成されている。第1のトランジスタ群から所定距離隔てて、シリコン基板31内に第2のトランジスタ群が形成されている。第2のトランジスタ群は、電位V2 に保持された面積の大きなN型アクティブ領域35と、この近傍に配置され、接地電位GNDに保持された面積の小さなP型アクティブ領域36とで構成されている。N型アクティブ領域35内には、複数の第1導電型FET(例えば、N型FET)が形成されている。
【0037】
第1及び第2のトランジスタ群の近傍のシリコン基板31内には、所定の基板電位(例えば、接地電位GND)に保持されたP型不純物層からなるP型アクティブ領域37が形成されている。シリコン基板31上には、第1のトランジスタ群と第2のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極38が形成されている。ゲート電極38上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域37等の上の絶縁膜には、複数のコンタクトホール39が開口され、これらのコンタクトホール39上にアルミニウム等のメタル配線40が形成されている。ゲート電極38の一端は、メタル配線40及びコンタクトホール39を介してアクティブ領域37に電気的に接続されている。メタル配線40上の全面には、図示しない窒化膜等のパッシベーション膜が形成されている。
【0038】
このような半導体装置では、アクティブ領域32内に形成された複数のFETと、アクティブ領域35内に形成された複数のFETとが所定の動作を行う。この際、アクティブ領域32は電位V1 に保持され、アクティブ領域35は電位V2 に保持されており、この電位V1 とV2 に電位差があると、これらのアクティブ領域32と35との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第4の実施形態では、アクティブ領域32と35との間に、接地電位GNDに保持されたゲート電極38を設けている。
【0039】
このため、ゲート電極38とこの両側のシリコン基板31とでFETが形成され、このFETがオフ状態になってチャネル発生が抑制され、アクティブ領域32と35との間に流れるリーク電流が遮断される。よって、アクティブ領域32と35との間の耐圧が向上する。逆に、耐圧を一定の値に抑え、第1のトランジスタ群と第2のトランジスタ群との間隔を縮小し、半導体装置のサイズを小さくすることも可能である。さらに、ゲート電極38の電位は、アクティブ領域38に接続されて接地電位GNDに保持されているので、第1及び第2のトランジスタ群の動作状態に拘らず一定であり、この結果、耐圧の変化も少ないという効果がある。
【0040】
(第5の実施形態)
図6は、本発明の第5の実施形態を示す半導体装置の概略の平面図である。
この半導体装置では、半導体基板(例えば、P型シリコン基板)51を有し、このシリコン基板51内にN型不純物層からなるNウエル52が形成されている。Nウエル52内には、第1のトランジスタ群を構成する面積の大きなP型アクティブ領域53と、この近傍に配置された面積の小さなN型アクティブ領域54,55とが形成されている。P型アクティブ領域53は、電位V1 に保持され、この中に複数の第1導電型FET(例えば、P型FET)が形成されている。このP型アクティブ領域53の近傍に配置されたN型アクティブ領域54,55は、電源電位VDDに保持されている。Nウエル52内には、第1のトランジスタ群から所定距離隔てて第2のトランジスタ群が形成されている。第2のトランジスタ群は、複数の第1導電型FET(例えば、P型FET)が形成され、電位V2 に保持された面積の大きなP型アクティブ領域56と、この近傍に形成され、電源電位VDDに保持された面積の小さなN型アクティブ領域57,58とで構成されている。
【0041】
Nウエル52内の第1及び第2のトランジスタ群の近傍には、所定の基板電位(例えば、電源電位VDD)に保持されたN型不純物層からなるN型アクティブ領域59が形成されている。Nウエル52上には、第1のトランジスタ群と第2のトランジスタ群との間を遮断するようにポリシリコン等のゲート電極60が形成されている。このゲート電極60上の全面には、図示しないリンシリカ等の絶縁膜が形成されている。アクティブ領域59等の上の絶縁膜には、複数のコンタクトホール61が形成され、これらのコンタクトホール61上にアルミニウム等のメタル配線62が形成されている。ゲート電極60の一端は、メタル配線62及びコンタクトホール61を介してアクティブ領域59に電気的に接続されている。
【0042】
このような半導体装置では、アクティブ領域53内に形成された複数のFETと、アクティブ領域56内に形成された複数のFETとが所定の動作を行う。この際、アクティブ領域53の電位V1 とアクティブ領域56の電位V2 とに電位差がある場合、これらのアクティブ領域53と56との間にチャネルが形成されてリーク電流が流れるおそれがある。そこで、この第5の実施形態では、アクティブ領域53と56の間に、電源電位VDDに保持されたゲート電極60を設けている。
【0043】
ゲート電極60とこの両側のNウエル52とでFETが形成され、このFETがオフ状態になる。このため、アクティブ領域53と56との間のチャネル発生が抑制され、リーク電流が遮断される。よって、第4の実施形態とほぼ同様の効果が得られる。
【0044】
なお、本発明は上記実施形態に限定されず、FETや半導体装置の形状、構造、形成材料、あるいは製造方法は、図示以外の種々のものに変更することが可能である。
【0045】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、ソース領域・ゲート領域間及びドレイン領域・ゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第2のゲート電極で覆うようにしたので、ソース領域とドレイン領域の間がオフ状態になる時に、バックゲート電位に保持された第2のゲート電極によってこの下のオフセット領域がオフ状態となり、チャネル発生を抑制できる。このため、ソース領域・ゲート領域間、及びドレイン領域・ゲート領域間の耐圧が向上する。逆に、耐圧を一定の値に抑え、ソース領域・ゲート領域間のオフセット領域の長さと、ドレイン領域・ゲート領域間のオフセット領域の長さとを縮小し、トランジスタサイズを小さくすることも可能である。しかも、第2のゲート電極を、例えば、第1のゲート電極と同様の材質を用いて同時に形成すれば、ウエハプロセスの変更や追加も必要ない。さらに、第2のゲート電極の電位は、バックゲート領域に接続されてバックゲート電位に保持されているので、FETのオン/オフ状態に拘らず一定であり、この結果、耐圧の変化も少ない。
【0046】
第2の発明によれば、ソース領域及びドレイン領域の周囲のオフセット領域の全てまたは一部を、バックゲート電位に保持された第2のゲート電極で覆うようにしたので、第1の発明とほぼ同様の効果が得られる。さらに、第2のゲート電極により、ソース領域・バック領域間、及びドレイン領域・バックゲート領域間のオフセット領域を覆うようにしたので、この間のチャネル発生を抑制でき、耐圧をより向上できる。
【0047】
第3の発明によれば、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域の全てまたは一部を、バックゲート電位に保持された第2のゲート電極で覆うようにしたので、ソース領域・バックゲート領域間、及びドレイン領域・バックゲート領域間のオフセット領域のチャネル発生を抑制でき、この間の耐圧を向上できる。さらに、第1の発明とほぼ同様の効果も得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すオフセットゲート型FETの構成図である。
【図2】従来のオフセットゲート型FETの構成図である。
【図3】本発明の第2の実施形態を示すオフセットゲート型FETの構成図である。
【図4】本発明の第3の実施形態を示すオフセットゲート型FETの構成図である。
【図5】本発明の第4の実施形態を示す半導体装置の概略の平面図である。
【図6】本発明の第5の実施形態を示す半導体装置の概略の平面図である。
【符号の説明】
11,31 N型シリコン基板
12 ソース領域
13 ドレイン領域
14 ゲート領域
14a ゲート酸化膜
14b 第1のゲート電極
15 バックゲート領域
16 オフセット領域
16a P型オフセット層
16b オフセット酸化膜
17,17A,17B 第2のゲート電極
19,39,61 コンタクトホール
20,40,62 メタル配線
32,35,59 N型アクティブ領域
37,53,56 P型アクティブ領域
38,60 ゲート電極
51 P型シリコン基板
52 Nウエル[0001]
BACKGROUND OF THE INVENTION
The present invention provides a high withstand voltage offset gate type electric field effect using an offset region (a region having a low impurity concentration and a thick insulating film, which is provided between active regions of a transistor requiring a withstand voltage and does not easily generate a channel). Transistor (hereinafter referred to as “FET”) In It is related.
[0002]
[Prior art]
FIGS. 2A and 2B are configuration diagrams showing an example of a conventional offset gate type FET. FIG. 2A is a plan view, and FIG. 2B is an AA view of FIG. It is line sectional drawing.
[0003]
This offset gate type FET is a high breakdown voltage transistor using an offset region, and an active region P in the N-type silicon substrate 1 is used. +
[0004]
In the silicon substrate 1, N which is an active region so as to surround the
An
[0005]
On the
[0006]
In such an offset gate FET, when a drain-source voltage Vds is applied between the
[0007]
[Problems to be solved by the invention]
However, conventional offset gate FETs and semiconductor devices using the same have the following problems (A) and (B).
(A) In the offset gate type FET as shown in FIG. 2, as the target breakdown voltage increases, the
[0008]
However, when the
[0009]
Therefore, in order to improve the breakdown voltage of the FET without increasing the size of the
[0010]
(B) Using a conventional offset gate type FET In a semiconductor device, for example, when a first transistor group composed of a plurality of FETs and a second transistor group composed of a plurality of FETs of the same conductivity type are formed in a semiconductor substrate at a predetermined distance. In addition, a channel stopper region is provided between the first and second transistor groups to suppress channel generation, cut off leakage current, and increase breakdown voltage. Even in such a case, similarly to the problem (A), it is difficult to suppress the generation of channels and increase the breakdown voltage of the semiconductor device without enlarging the channel stopper region.
[0011]
The present invention solves the above-described problems of the prior art and can suppress channel generation and increase the breakdown voltage without expanding the offset region and the like. FET The purpose is to provide.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a first invention of the present invention is an offset gate type FET, wherein a source region and a drain region made of an impurity layer facing each other at a predetermined distance in a semiconductor substrate, A gate region having a gate insulating film formed on a surface of the semiconductor substrate between the source region and the drain region, a first gate electrode formed on the gate insulating film, and the source region A back gate region formed of an impurity layer formed in an annular shape in the semiconductor substrate so as to surround the drain region and the gate region, and between the source region, the drain region, and the gate region and the back gate region. And between the source region and the gate region and between the drain region and the gate region. An offset region formed in the semiconductor substrate, having an offset impurity layer having a lower concentration than the source region and the drain region, and an offset insulating film formed on the offset impurity layer and thicker than the gate insulating film And covering all or part of the offset region between the source region and the gate region and between the drain region and the gate region and electrically connected to the back gate region. And a second gate electrode.
[0013]
Thus, when a voltage is applied between the drain region and the source region, a channel is formed and a drain current flows, and the magnitude of the drain current is changed by the gate-source voltage. In the off state of the FET, the offset region below is turned off by the second gate electrode held at the back gate potential, and the occurrence of a channel in the offset region is suppressed.
[0014]
According to a second aspect of the present invention, in the offset gate type FET, all of the source region, the drain region, the gate region, the back gate region and the offset region of the first aspect of the invention, and all of the offset regions around the source region and the drain region. Or a second gate electrode formed so as to cover a portion and electrically connected to the back gate region.
[0015]
As a result, when the FET is turned off, the second gate electrode held at the back gate potential turns off the source region and the gate region, and turns off the drain region and the gate region. Thus, channel generation in the offset region under the second gate electrode is suppressed. Further, the second gate electrode held at the back gate potential turns off between the source region and the back gate region, and turns off between the drain region and the back gate region. It is suppressed.
[0016]
A third invention is an offset gate type FET, wherein the source region, drain region, gate region, back gate region and offset region of the first invention, between the source region and the back gate region, and the drain A second gate electrode formed so as to cover all or part of the offset region between the region and the back gate region, and electrically connected to the back gate region.
[0017]
As a result, the second gate electrode held at the back gate potential turns off the source region and the back gate region, and turns off the drain region and the back gate region. Is suppressed.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIGS. 1A and 1B are configuration diagrams of an offset gate type FET showing a first embodiment of the present invention. FIG. 1A is a plan view, and FIG. It is a BB line sectional view of).
[0021]
In this offset gate type FET, a semiconductor substrate (for example, an N type silicon substrate) 11 has an active region P, +
[0022]
An offset
[0023]
An insulating
[0024]
Such an offset gate type FET is manufactured as follows, for example.
A plurality of offset
[0025]
P between each offset
[0026]
In the offset gate type FET manufactured as described above, when a voltage is applied between the
[0027]
The first embodiment has the following effects (1) and (2).
(1) In the OFF state between the
[0028]
(2) Since the potential of the
[0029]
(Second Embodiment)
FIGS. 3A and 3B are configuration diagrams of an offset gate type FET showing a second embodiment of the present invention. FIG. 3A is a plan view, and FIG. It is a CC sectional view taken on the line. In FIG. 3, elements common to the elements in FIG. 1 illustrating the first embodiment are denoted by common reference numerals.
[0030]
In this offset gate type FET, a
The peripheral edge of the
This offset gate type FET has substantially the same operations and effects as those of the first embodiment.
[0031]
Further, in the offset gate type FET of the second embodiment, in addition to between the
[0032]
Accordingly, the breakdown voltage between the
[0033]
(Third embodiment)
4 (a) and 4 (b) are configuration diagrams of an offset gate type FET showing a third embodiment of the present invention. FIG. 4 (a) is a plan view and FIG. 4 (b) is a diagram (a). It is a DD line sectional view of). In FIG. 4, elements common to the elements in FIG. 1 illustrating the first embodiment are denoted by common reference numerals.
[0034]
In this offset gate type FET, a
Other configurations are the same as those of the first embodiment.
[0035]
In the third embodiment, in the off state between the
[0036]
(Fourth embodiment)
FIG. 5 is a schematic plan view of a semiconductor device showing a fourth embodiment of the present invention.
This semiconductor device has a semiconductor substrate (for example, a P-type silicon substrate) 31, and in this
[0037]
A P-type
[0038]
In such a semiconductor device, the plurality of FETs formed in the
[0039]
For this reason, an FET is formed by the
[0040]
(Fifth embodiment)
FIG. 6 is a schematic plan view of a semiconductor device showing a fifth embodiment of the present invention.
This semiconductor device has a semiconductor substrate (for example, a P-type silicon substrate) 51, and an N well 52 made of an N-type impurity layer is formed in the
[0041]
In the vicinity of the first and second transistor groups in the N well 52, an N-type
[0042]
In such a semiconductor device, the plurality of FETs formed in the
[0043]
An FET is formed by the
[0044]
In addition, this invention is not limited to the said embodiment, The shape of a FET or a semiconductor device, a structure, a formation material, or a manufacturing method can be changed into various things other than illustration.
[0045]
【The invention's effect】
As described above in detail, according to the first invention, the second gate in which all or part of the offset region between the source region and the gate region and between the drain region and the gate region is held at the back gate potential. Since the electrode is covered, when the gap between the source region and the drain region is turned off, the offset region below this is turned off by the second gate electrode held at the back gate potential, and channel generation can be suppressed. . For this reason, the breakdown voltage between the source region and the gate region and between the drain region and the gate region is improved. Conversely, it is possible to reduce the transistor size by suppressing the breakdown voltage to a constant value and reducing the length of the offset region between the source region and the gate region and the length of the offset region between the drain region and the gate region. . In addition, if the second gate electrode is formed at the same time using the same material as the first gate electrode, for example, no change or addition of the wafer process is required. Furthermore, since the potential of the second gate electrode is connected to the back gate region and held at the back gate potential, it is constant regardless of the on / off state of the FET, and as a result, the change in breakdown voltage is small.
[0046]
According to the second invention, all or part of the offset region around the source region and the drain region is covered with the second gate electrode held at the back gate potential. Similar effects can be obtained. Furthermore, since the second gate electrode covers the offset region between the source region and the back region and between the drain region and the back gate region, the generation of a channel during this period can be suppressed, and the breakdown voltage can be further improved.
[0047]
According to the third invention, all or part of the offset region between the source region and the back gate region and between the drain region and the back gate region is covered with the second gate electrode held at the back gate potential. As a result, the occurrence of channels in the offset region between the source region and the back gate region and between the drain region and the back gate region can be suppressed, and the breakdown voltage can be improved. Furthermore, substantially the same effect as the first invention can be obtained.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an offset gate type FET showing a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a conventional offset gate type FET.
FIG. 3 is a configuration diagram of an offset gate type FET showing a second embodiment of the present invention.
FIG. 4 is a configuration diagram of an offset gate type FET showing a third embodiment of the present invention.
FIG. 5 is a schematic plan view of a semiconductor device showing a fourth embodiment of the present invention.
FIG. 6 is a schematic plan view of a semiconductor device showing a fifth embodiment of the present invention.
[Explanation of symbols]
11,31 N-type silicon substrate
12 Source region
13 Drain region
14 Gate area
14a Gate oxide film
14b First gate electrode
15 Backgate area
16 Offset area
16a P-type offset layer
16b Offset oxide film
17, 17A, 17B Second gate electrode
19, 39, 61 Contact hole
20, 40, 62 Metal wiring
32, 35, 59 N-type active region
37, 53, 56 P-type active area
38,60 gate electrode
51 P-type silicon substrate
52 N-well
Claims (3)
前記ソ−ス領域と前記ドレイン領域との間の前記半導体基板の表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上に形成された第1のゲート電極を有するゲート領域と、
前記ソース領域、前記ドレイン領域及び前記ゲート領域を囲むように前記半導体基板内に環状に形成された不純物層からなるバックゲート領域と、
前記ソース領域、前記ドレイン領域及び前記ゲート領域と前記バックゲート領域との間、かつ、該ソース領域と該ゲート領域との間、及び該ドレイン領域と該ゲート領域との間の前記半導体基板内に形成され、該ソース領域及び該ドレイン領域よりも低濃度のオフセット不純物層と、該オフセット不純物層上に形成され、前記ゲート絶縁膜よりも厚いオフセット絶縁膜とを有するオフセット領域と、
前記ソース領域と前記ゲート領域との間、及び前記ドレイン領域と該ゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第2のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。A source region and a drain region made of an impurity layer formed facing each other at a predetermined distance in the semiconductor substrate;
A gate insulating film formed on the surface of the semiconductor substrate between the source region and the drain region, and a gate region having a first gate electrode formed on the gate insulating film;
A back gate region comprising an impurity layer formed in an annular shape in the semiconductor substrate so as to surround the source region, the drain region and the gate region;
In the semiconductor substrate between the source region, the drain region and the gate region and the back gate region, between the source region and the gate region, and between the drain region and the gate region. An offset region having an offset impurity layer formed at a lower concentration than the source region and the drain region, and an offset insulating film formed on the offset impurity layer and thicker than the gate insulating film;
A first electrode is formed so as to cover all or part of the offset region between the source region and the gate region and between the drain region and the gate region, and is electrically connected to the back gate region. Two gate electrodes;
An offset gate type field effect transistor comprising:
前記ソース領域及び前記ドレイン領域の周囲の前記オフセット領域の全て又は一部を覆うように形成され、前記バックゲート領域に電気的に接続された第2のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。The source region, drain region, gate region, back gate region and offset region according to claim 1;
A second gate electrode formed so as to cover all or part of the offset region around the source region and the drain region and electrically connected to the back gate region;
An offset gate type field effect transistor comprising:
前記ソース領域と前記バックゲート領域との間、及び前記ドレイン領域と該バックゲート領域との間の前記オフセット領域の全て又は一部を覆うように形成され、該バックゲート領域に電気的に接続された第2のゲート電極と、
を備えたことを特徴とするオフセットゲート型電界効果トランジスタ。The source region, drain region, gate region, back gate region and offset region according to claim 1;
It is formed so as to cover all or part of the offset region between the source region and the back gate region and between the drain region and the back gate region, and is electrically connected to the back gate region. A second gate electrode;
An offset gate type field effect transistor comprising:
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