JPH03297154A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03297154A JPH03297154A JP2100866A JP10086690A JPH03297154A JP H03297154 A JPH03297154 A JP H03297154A JP 2100866 A JP2100866 A JP 2100866A JP 10086690 A JP10086690 A JP 10086690A JP H03297154 A JPH03297154 A JP H03297154A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000012360 testing method Methods 0.000 abstract description 14
- 230000001133 acceleration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に、素子の高集
積化・高速化を図った半導体集積回路において、通常使
用時及び加速試験時の両方の電源電圧を得られるように
したものである。
積化・高速化を図った半導体集積回路において、通常使
用時及び加速試験時の両方の電源電圧を得られるように
したものである。
近年、半導体集積回路の高集積化・高速化を実現するた
めにトランジスタ等の素子の微細化が進んでいるが、素
子の微細化が進むと、素子の信転性（ホットキャリヤの
発生等）が問題となる。
めにトランジスタ等の素子の微細化が進んでいるが、素
子の微細化が進むと、素子の信転性（ホットキャリヤの
発生等）が問題となる。
そこで、従来は、半導体集積回路内で使用する電源電圧
のレベルを下げることにより、素子の信軌性を向上する
ようにしている。
のレベルを下げることにより、素子の信軌性を向上する
ようにしている。
そして、電源電圧のレベルを下げる手段としては、外部
電源が供給される端子と、内部回路の電源ラインとの間
に、電圧降下回路を設ける方法がある。
電源が供給される端子と、内部回路の電源ラインとの間
に、電圧降下回路を設ける方法がある。
ここで、不良を有する製品を出荷前に取り除くために、
通常使用時よりも高い電源電圧を与えて素子を動作させ
る加速試験が一般的に行われているが、上述したような
電圧降下回路を備える半導体集積回路にあっては、外部
電源は降圧されて内部回路に供給されるため、加速試験
の際であっても充分高い電圧を内部回路に与えられない
場合があり、加速試験が不十分となって不良品を見逃す
恐れがある。
通常使用時よりも高い電源電圧を与えて素子を動作させ
る加速試験が一般的に行われているが、上述したような
電圧降下回路を備える半導体集積回路にあっては、外部
電源は降圧されて内部回路に供給されるため、加速試験
の際であっても充分高い電圧を内部回路に与えられない
場合があり、加速試験が不十分となって不良品を見逃す
恐れがある。
この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、通常使用時及び加速
試験時の両方の電源電圧を得られる半導体集積回路を提
供することを目的としている。
題に着目してなされたものであり、通常使用時及び加速
試験時の両方の電源電圧を得られる半導体集積回路を提
供することを目的としている。
上記目的を達成するために、本発明は、外部電源供給部
と内部回路の電源ラインとを、並列関係にある第１及び
第２のラインを介して接続するとともに、前記第１のラ
インに電圧降下手段を設け、前記第２のラインにライン
断続手段を設けた。
と内部回路の電源ラインとを、並列関係にある第１及び
第２のラインを介して接続するとともに、前記第１のラ
インに電圧降下手段を設け、前記第２のラインにライン
断続手段を設けた。
う・イン断続手段によって第２のラインを断絶状態とす
れば、外部電源供給部と内部回路の電源ラインとは、電
圧降下手段が設けられた第１のラインのみを介して接続
されたことになるから、外部電源電圧は、電圧降下手段
によって降圧されて内部回路の電源ラインに供給される
。
れば、外部電源供給部と内部回路の電源ラインとは、電
圧降下手段が設けられた第１のラインのみを介して接続
されたことになるから、外部電源電圧は、電圧降下手段
によって降圧されて内部回路の電源ラインに供給される
。
また、ライン断続手段によって第２のラインを接続状態
とすれば、外部電源供給部と内部回路の電源ラインとは
、並列関係にある第１及び第２のラインの両方を介して
接続されたことになるが、第２のラインには電圧降下手
段を設けていないから、外部電源電圧は、第２のライン
を介して降圧されずに内部回路の電源ラインに供給され
る。
とすれば、外部電源供給部と内部回路の電源ラインとは
、並列関係にある第１及び第２のラインの両方を介して
接続されたことになるが、第２のラインには電圧降下手
段を設けていないから、外部電源電圧は、第２のライン
を介して降圧されずに内部回路の電源ラインに供給され
る。
〔実施例］
以下、この発明の実施例を図面に基づいて説明する。
第１図及び第２図は、本発明の第１実施例を示す図であ
る。
る。
先ず、構成を説明すると、第１図に示すように、外部電
源供給部としての電源端子１と、内部回路（図示せず）
の電源ライン２とは、並列関係にある第１のライン３及
び第２のライン４を介して接続されている。
源供給部としての電源端子１と、内部回路（図示せず）
の電源ライン２とは、並列関係にある第１のライン３及
び第２のライン４を介して接続されている。
第１のライン３には、二つのＮＭＯ３（ＮチャネルＭＯ
３））ランジスタＮＩ及びＮ２が直列に接続された状態
で介装されていて、それらＮＭＯＳトランジスタＮ１及
びＮ２のゲートには、それぞれのドレイン側の電圧が供
給されている。
３））ランジスタＮＩ及びＮ２が直列に接続された状態
で介装されていて、それらＮＭＯＳトランジスタＮ１及
びＮ２のゲートには、それぞれのドレイン側の電圧が供
給されている。
なお、ＮＭＯ３Ｉ−ランジスタＮ、及びＮ２のしきい値
電圧（ｖｔＨ）は、第１のライン３における電圧降下が
２■程度になるように選定する。
電圧（ｖｔＨ）は、第１のライン３における電圧降下が
２■程度になるように選定する。
一方、第２のライン４には、ＰＭＯ３（ＰチャネルＭＯ
３）ｌ−ランジスタＰ、が介装されていて、そのＰＭＯ
ＳＭＯＳトランジスタＰ−トは、抵抗Ｒを介して電源端
子Ｉに接続されるとともに、外部端子５に接続されてい
る。
３）ｌ−ランジスタＰ、が介装されていて、そのＰＭＯ
ＳＭＯＳトランジスタＰ−トは、抵抗Ｒを介して電源端
子Ｉに接続されるとともに、外部端子５に接続されてい
る。
次に、本実施例の作用について説明する。
即ち、加速試験を行う際には、外部端子５を接地側に接
続することにより、ＰＭＯ３）ランジスタＰＩのゲート
を“Ｌ″レベルしてＰＭＯ３）ランジスタＰＩをオンに
する。
続することにより、ＰＭＯ３）ランジスタＰＩのゲート
を“Ｌ″レベルしてＰＭＯ３）ランジスタＰＩをオンに
する。
すると、電源端子ｌと電源ライン２とは、第１のライン
３と第２のライン４とを介して接続されるが、第２のラ
イン４の方が抵抗値が小さいため、外部から供給される
電源電圧は第２のライン４を介してそのまま内部回路に
供給される、即ち、外部電源電圧ＶＣＣと、内部電源電
圧Ｖ ＣＣｉ とは、第２図中Ａで示すように等しくな
る。
３と第２のライン４とを介して接続されるが、第２のラ
イン４の方が抵抗値が小さいため、外部から供給される
電源電圧は第２のライン４を介してそのまま内部回路に
供給される、即ち、外部電源電圧ＶＣＣと、内部電源電
圧Ｖ ＣＣｉ とは、第２図中Ａで示すように等しくな
る。
一方、通常使用時には、外部端子５をフローティング状
態とすることにより、ＰＭＯ３）ランジスタＰＩのゲー
トを”Ｈ”レベルとしてＰＭＯＳトランジスタＰ、をオ
フにする。
態とすることにより、ＰＭＯ３）ランジスタＰＩのゲー
トを”Ｈ”レベルとしてＰＭＯＳトランジスタＰ、をオ
フにする。
すると、第２のライン４は断絶状態となるから、電源端
子１と電源ライン２とは第１のライン３のみを介して接
続されたことになり、外部電源電圧ＶＣ（は、ＮＭＯ３
）ランジスタＮ、及びＮ２において降圧されて電源ライ
ン２に供給される。
子１と電源ライン２とは第１のライン３のみを介して接
続されたことになり、外部電源電圧ＶＣ（は、ＮＭＯ３
）ランジスタＮ、及びＮ２において降圧されて電源ライ
ン２に供給される。
従って、内部電源電圧ｖｃｅ、は、第２図中Ｂで示すよ
うに、外部電源電圧■。Ｃに比べて、第１のライン３に
おける電圧降下分（２■）だけ低い値となる。
うに、外部電源電圧■。Ｃに比べて、第１のライン３に
おける電圧降下分（２■）だけ低い値となる。
このように、本実施例の構成であれば、加速試験時には
内部電源電圧ＶＣＣ３を高くすることができるから、良
好な加速試験が行われるし、通常使用時には内部電源電
圧Ｖ ＣＣｉを低くすることができるから、内部回路を
構成する素子の微細化による高集積化・高速化を図って
も、素子の信頼性の低下を避けることができる。
内部電源電圧ＶＣＣ３を高くすることができるから、良
好な加速試験が行われるし、通常使用時には内部電源電
圧Ｖ ＣＣｉを低くすることができるから、内部回路を
構成する素子の微細化による高集積化・高速化を図って
も、素子の信頼性の低下を避けることができる。
なお、本実施例にあっては、ＮＭＯ３）ランジスタＮ、
及びＮ２によって電圧降下手段が構成され、ＰＭＯ３）
ランジスタＰＩ、抵抗Ｒ及び外部端子５によってライン
断続手段が構成される。
及びＮ２によって電圧降下手段が構成され、ＰＭＯ３）
ランジスタＰＩ、抵抗Ｒ及び外部端子５によってライン
断続手段が構成される。
次に、本発明の第２実施例について説明する。
第３図及び第４図は、本発明の第２実施例を示す図であ
る。なお、上記第１実施例と同等の構成には、同じ符号
を付し、その重複する説明は省略する。
る。なお、上記第１実施例と同等の構成には、同じ符号
を付し、その重複する説明は省略する。
即ち、上記第１実施例では、外部端子５の接続状態によ
ってＰＭＯ３）ランジスタＰ１をオン又はオフとしてい
るが、本実施例では、内部回路によりＰＭＯＳＭＯＳト
ランジスタＰ御する構成としている。
ってＰＭＯ３）ランジスタＰ１をオン又はオフとしてい
るが、本実施例では、内部回路によりＰＭＯＳＭＯＳト
ランジスタＰ御する構成としている。
第３図に示すように、外部電源電圧ＶＣＣが供給される
ライン６と接地ＧＮＤとの間を、ＰＭＯＳトランジスタ
Ｐ、、ＮＭＯ３）ランジスタＮ３及びＮ４で接続すると
ともに、ＮＭＯ３）ランジスタＮ３及びＮ４のゲートに
それぞれのドレイン側電圧を供給し、ＰＭＯ３トランジ
スタＰ２のゲートをＮＭＯＳトランジスタＮ、を介して
ライン６に接続し、さらに、ＮＭＯ３Ｉ−ランジスタＮ
５のゲートをライン６に接続している。
ライン６と接地ＧＮＤとの間を、ＰＭＯＳトランジスタ
Ｐ、、ＮＭＯ３）ランジスタＮ３及びＮ４で接続すると
ともに、ＮＭＯ３）ランジスタＮ３及びＮ４のゲートに
それぞれのドレイン側電圧を供給し、ＰＭＯ３トランジ
スタＰ２のゲートをＮＭＯＳトランジスタＮ、を介して
ライン６に接続し、さらに、ＮＭＯ３Ｉ−ランジスタＮ
５のゲートをライン６に接続している。
そして、ＰＭＯＳＭＯＳトランジスタＮＭＯＳトランジ
スタＮ３との間（０点）を、インバータ７を介して、Ｐ
ＭＯ３）ランジスタＰ、のゲートに接続したものである
。
スタＮ３との間（０点）を、インバータ７を介して、Ｐ
ＭＯ３）ランジスタＰ、のゲートに接続したものである
。
ＰＭＯ３ｌ−ランジスタＰ２及びＮＭＯ３Ｉ−ランジス
タＮ、〜Ｎ、の寸法及びしきい値電圧は、外部電源電圧
ＶＣＣが、所定電圧（例えば、７Ｖ）以下であるときに
は０点のノードが“Ｌ″レベルあり、所定電圧を越える
と０点のノードが“Ｈ”レベルとなるように選定する。
タＮ、〜Ｎ、の寸法及びしきい値電圧は、外部電源電圧
ＶＣＣが、所定電圧（例えば、７Ｖ）以下であるときに
は０点のノードが“Ｌ″レベルあり、所定電圧を越える
と０点のノードが“Ｈ”レベルとなるように選定する。
従って、インバータ７の出力は、外部電源電圧ＶＣＣが
、所定電圧以下であるときには“Ｈ”レベルとなり、所
定電圧を越えると“Ｌ”レベルとなるから、ＰＭＯ３）
ランジスタＰ、は、外部電源電圧■ｃｃが、所定電圧以
下であるときにはオフであり、所定電圧を越えるとオン
となる。
、所定電圧以下であるときには“Ｈ”レベルとなり、所
定電圧を越えると“Ｌ”レベルとなるから、ＰＭＯ３）
ランジスタＰ、は、外部電源電圧■ｃｃが、所定電圧以
下であるときにはオフであり、所定電圧を越えるとオン
となる。
このため、内部電源電圧■。３．は、第４図に示すよう
に、外部電源電圧ＶＣＣが所定電圧（本実施例では、７
Ｖ）以下であるときには外部電源電圧ＶＣＣに比べて第
１のライン３における電圧陳下分（２■）だけ低い値と
なり、外部電源電圧ＶＣＣが所定電圧を越えた後には第
２のライン４が接続状態となって外部電源電圧ＶＣＣと
等しくなる。
に、外部電源電圧ＶＣＣが所定電圧（本実施例では、７
Ｖ）以下であるときには外部電源電圧ＶＣＣに比べて第
１のライン３における電圧陳下分（２■）だけ低い値と
なり、外部電源電圧ＶＣＣが所定電圧を越えた後には第
２のライン４が接続状態となって外部電源電圧ＶＣＣと
等しくなる。
このように、本実施例の構成にあっては、外部電源電圧
ＶＣＣが半導体集積回路の通常使用時の電圧（０〜５Ｖ
程度）である場合には、低い電源電圧を内部回路に供給
することができ、外部電源電圧ＶＣＣが加速試験時の電
圧（８〜９■程度）である場合には、高い電圧を内部回
路に供給することができるから、上記第１実施例と同様
の作用効果が得られる。
ＶＣＣが半導体集積回路の通常使用時の電圧（０〜５Ｖ
程度）である場合には、低い電源電圧を内部回路に供給
することができ、外部電源電圧ＶＣＣが加速試験時の電
圧（８〜９■程度）である場合には、高い電圧を内部回
路に供給することができるから、上記第１実施例と同様
の作用効果が得られる。
しかも、本実施例の構成であれば、上記第１実施例で用
いた外部端子５が不要となるから、その分、外部ピンの
数を減らすことができる。
いた外部端子５が不要となるから、その分、外部ピンの
数を減らすことができる。
ここで、本実施例では、ＰＭＯ３）ランジスタｐ、、Ｐ
ｚ 、ＮＭＯ３）ランジスタＮ３〜Ｎ、及びインバータ
７によって、ライン断続手段が構成されている。
ｚ 、ＮＭＯ３）ランジスタＮ３〜Ｎ、及びインバータ
７によって、ライン断続手段が構成されている。
なお、上記各実施例では、通常使用時には、内部電源電
圧Ｖ ＣＣｉを、外部電源電圧ＶＣＣに比べて２■だけ
降下させるようにしているが、電圧降下の値はこれに限
定されるものではない。
圧Ｖ ＣＣｉを、外部電源電圧ＶＣＣに比べて２■だけ
降下させるようにしているが、電圧降下の値はこれに限
定されるものではない。
以上説明したように、本発明によれば、加速試験時には
内部電源電圧を高くすることができるから、良好な加速
試験が行われるし、通常使用時には内部電源電圧を低く
することができるから、内部回路を構成する素子の微細
化による高集積化・高速化を図っても、素子の信輔性の
低下を避けることができるという効果がある。
内部電源電圧を高くすることができるから、良好な加速
試験が行われるし、通常使用時には内部電源電圧を低く
することができるから、内部回路を構成する素子の微細
化による高集積化・高速化を図っても、素子の信輔性の
低下を避けることができるという効果がある。
第１図は本発明の第１実施例の構成を示す回路図、第２
図は第１実施例の作用を説明するグラフ、第３図は本発
明の第２実施例の構成を示す回路図、第４図は第２実施
例の作用を説明するグラフである。 １・・・電源端子（外部電源供給部）、２・・・電源ラ
イン、３・・・第１のライン、４・・・第２のライン、
５・・・外部端子、７・・・インバータ、Ｐ＋、Ｐｇ・
・・ＰＭＯ３）ランジスタ、Ｎ、、Ｎ２．Ｎ、、Ｎ、、
Ｎ。 ・・・ＮＭＯＳ トランジスタ
図は第１実施例の作用を説明するグラフ、第３図は本発
明の第２実施例の構成を示す回路図、第４図は第２実施
例の作用を説明するグラフである。 １・・・電源端子（外部電源供給部）、２・・・電源ラ
イン、３・・・第１のライン、４・・・第２のライン、
５・・・外部端子、７・・・インバータ、Ｐ＋、Ｐｇ・
・・ＰＭＯ３）ランジスタ、Ｎ、、Ｎ２．Ｎ、、Ｎ、、
Ｎ。 ・・・ＮＭＯＳ トランジスタ
Claims (1)
- （１）外部電源供給部と内部回路の電源ラインとを、並
列関係にある第１及び第２のラインを介して接続すると
ともに、前記第１のラインに電圧降下手段を設け、前記
第２のラインにライン断続手段を設けたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100866A JPH03297154A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100866A JPH03297154A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03297154A true JPH03297154A (ja) | 1991-12-27 |
Family
ID=14285236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100866A Pending JPH03297154A (ja) | 1990-04-17 | 1990-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03297154A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
-
1990
- 1990-04-17 JP JP2100866A patent/JPH03297154A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
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