JPH0329330A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には電界効果型トランジスタに関し、
さらに具体的にはチャネル層の下部にｎ型不純物を含む
バリア層を有するｎ型の電界効果型トランジスタに関す
る。

〔従来の技術〕

先ず、第４図及び第５図を用いて、チャネル層の下部に
ｎ型不純物を含むバリア層を有するｎ型の電界効果型ト
ランジスタについて従来知られている構造の第１の例を
説明する。

第４図において、１は半絶縁性ＧａＡｓ基板、２は不純
物が積極的には添加されていないＧａＡＳバッファ層、
３は一部にｎ型不純物を含むことを特徴とするＡ６Ｇａ
Ａｓ下部バリア層、４は不純物が積極的には添加されて
いないＧａＡｓチャネル層、５は不純物が積極的には添
加されていないＡＩ！ＧａＡｓ上部バリア層、６．７．
８はそれぞれソース電極、ドレイン電極、ゲート電極で
ある。本従来構造例においては、ゲート電極８の両端に
、上記ＧａＡｓチャネルＮ４に達する深さを有するソー
ス及びドレインのｎ″領域９が、例えばイオン注入など
の手法により形成されており、ゲート電極８に正のバイ
アス電圧を印加することによる、ＧａＡｓチャネル層４
を介してのソース電極６とドレイン電極７間の導通が実
現される。

第５図は、第４図に図示した従来の電界効果型トランジ
スタの構造においてゲート電極８からＧａ　Ａ　Ｓ　ハ
ソファ層２にかけて電子のエネルギーバンド構造図を、
ＧａＡｓチャネルＮ４中に電子が蓄積された状態におい
て図示したものである。第５図において、１０　（点線
レベル）は電子のフェルミエネルギーレベルの位置を示
す。ＧａＡｓバッファ層２のＡＩＧａＡｓ下部バリア層
との界面近傍における伝導帯下端は、フェルミエネルギ
ーレベル１０の下側に位置することが第５図よりわかる
。従って、第４図に図示された従来の電界効果型トラン
ジスタの構造においては、Ａｊ！ＧａＡＳ下部バリア層
３の下部に位置するＧａＡｓバ・７ファ層２の中にも電
子が蓄積されうろことになる。

従って、ＧａＡｓチャネル層４の上部にＡＩ！ＧａＡｓ
上部バリア層５を介して位置するゲート電極８にバイア
ス電圧を印加することにより行われる、ソース電極６、
ドレイン電極７間の導通制御にはＧａＡｓバンファ層２
中の電子蓄積層のために制御性が悪く、著しい困難が伴
う。

引き続いて、第６図をともなって、ＧａＡｓチャネル層
４の下部にｎ型不純物を含むＡｊ！ＧａＡＳ下部バリア
層３を有するｎ型の電界効果型トランジスタについて従
来知られている構造の第２の例を説明する。

第６図において、第４図と同一の構成部分には同一の参
照番号を付し、説明を省略する．第４図と異なる点は、
１１の不純物が積極的に添加されていない低濃度ＡＩＧ
ａＡｓ絶縁層が存在することである。この例においては
、ＡＩＧａＡｓ下部バリア層３の直下に前記ＡＩＧａＡ
ｓ下部バリア層３と同一の半導体材料からなる十分厚い
低濃度Ａｊ！ＧａＡｓ絶縁層１１が位置しているため、
ＧａＡＳバッファ層２中に電子が蓄積されることはなく
、ゲート電極８にバイアス電圧を印加することにより、
ソース電極６、ドレイン電極７間の導通は容易に制御さ
れる。

しかしながら、第６図に図示した従来構造の第２の例に
おいては、ＡＩ！ＧａＡｓ下部バリア層３の直下に低濃
度ＡｆｆｉＧａＡｓ絶縁層１１が存在するが、このＡｊ
２ＧａＡｓ絶縁層は高品質な結晶が戒長しにくいという
問題点があり、厚く堆積するとＧａＡｓチャネル層４と
Ａｊ！ＧａＡｓ下部バリア層３の界面の乱れ、及びＧａ
Ａｓチャネル層４とＡ　Ｉ　Ｇ　ａ　Ａ　ｓ上部バリア
層５の界面の乱れが、第４図に図示した従来構造第１の
例に比して増大し、これらの界面の乱れに起因する電子
散乱が甚だしく強まる。従って、本第２の例においては
、ゲート電極８への電圧印加によって生ずるＧａＡＳチ
ャネル層４中、ソース電極６、ドレイン電極７間に流れ
る電子の移動速度は上記第１の従来例に比して著しく低
下し、高速でのトランジスタ動作が阻害されるという欠
点が伴う。

ここでは、従来構造の例として、ＡＡＧａＡｓ上部バリ
ア層５がｎ型不純物を含まない構造について２通りの構
造例を図示したが、これらの従来構造例における欠点は
、各例において、ＡｆｆＧａＡｓ上部バリア層５がｎ型
不純物を含むか含まないかの如何に依らないことは明ら
かである。また、ここではソース、ドレインとしてイオ
ン注入による高濃度ｎ型領域９を設けた例を示したが、
これは本質的なものではなく、構造によっては無い場合
がある。さらにこれらの従来例の説明においてはＧａＡ
ｓ−ＧａＡｊ！Ａｓ系の半導体を用いる例について主と
して説明したが、他の例えばＩｎＰ系等のへテロ接合等
を用いてもよいことはもちろんである。

〔発明が解決しようとする課題〕

従って、本発明の目的の１つは、ｎ型不純物を含む下部
バリア層を有するｎ型電界効果型トランジスタにおいて
、ソース電極、ドレイン電極間を流れる電流の導通を容
易に制御できるトランジスタ構造を提供することである
。

また、本発明の第２の目的は、上記第１の目的を構成し
、なおかつ、ソース電極、ドレイン電極間のチャネル層
中の電子の移動速度が低下せず、従って、高速で動作す
るトランジスタ構造を提供することである。

〔課題を解決するための手段〕

本発明により実現されるｎ型電界効果型トランジスタは
、従来の構造とは異なり、半導体下部バリア層と半導体
バッファ層の混晶より形成され、その組戒が前記半導体
バリア層から前記半導体バッファ層へなめらかに変化す
るグレーデイング層を前記半導体下部バリア層と前記半
導体バ７ファ層との間に設けた構造を有することを特徴
としている。

従って、本発明による電界効果型トランジスタにおいて
は、前記半導体下部バリア層と前記半導体バッファ層と
の間には■ノソチ等のポテンシャルの不連続が無く、な
めらかにつながったポテンシャル構造を有することにな
るため、チャネル層中に電子が蓄積された状態において
も、チャネル層より下側に電子が蓄積されることはない
。従って、本発明による電界効果型トランジスタにおい
ては、ゲート電極にバイアス電圧を印加することにより
、ソース電極、ドレイン電極間の導通は容易に制御され
る。更に、本発明による電界効果型トランジスタは、半
導体下部バリア層の下側に厚い半導体絶縁層が無いので
、半導体チャネル層と半導体下部バリア層との間の界面
の乱れ、および、半導体チャネル層と半導体上部バリア
層との間の界面の乱れは、上記の第６図に図示した従来
構造としての第２の例に比して、著しく抑制され、前記
半導体チャネル層中に蓄積される電子は、界面の乱れに
起因する散乱の影響を受けることもない。

従って、本発明による電界効果型トランジスタにおいて
は、高速でのトランジスタ動作が実現される。

（作　用） 本発明によるｎ型電界効果型トランジスタは、半導体バ
リア層と半導体バッファ層の混晶より形成され、その組
戒が半導体バリア層から半導体バッファ層へなめらかに
変化するグレーデイング層を前記半導体バリア層と前記
半導体バソフプ層との間に設けた構造を特徴としている
ため、前記半導体下部バリア層と前記半導体バッファ層
との間はなめらかにつながったポテンシャル構造を有す
ることになり、チャネル層中に電子が蓄積された状態に
おいてもチャネル層よりも下側に電子の蓄積層は形成さ
れないポテンシャル分布の構造となるため、ソース電極
、ドレイン電極間を流れる電子電流のゲート電圧による
制御性は極めて良好となり、しかも上記構造によりチャ
ネル層と上部バリア層間の界面及びチャネル層と下部バ
リア層間の界面状態も良好になるため界面のラフネス等
の電子の散乱に寄与するファクタが極めて抑えられるこ
とからソース電極、ドレイン電極間を流れる電子の移動
度も高くでき、高速のトランジスタ動作を実現できるこ
とになる。

本発明の構造により、ソース、ドレイン間を流れる電子
電流゛はゲート電圧によるチャネル内の電子に対するポ
テンシャルを変化させて制御を行なっていることから電
界効果型トランジスタの動作を行なっているわけである
。

〔実施例〕

以下にこれらの特徴を、添付図面に図示する具体例に基
づき明らかにする。第１図は、本発明による電界効果型
トランジスタの第一の実施例の模式的断面構造図を示す
。第１図において、１０１は半絶縁性ＧａＡｓ基板であ
り、１０２は不純物が積極的には添加されていないＧａ
Ａｓよりなる半導体バッファ層であり、１０３は不純物
が積極的には添加されていないＡＩＸＧａ１−ＸＡＳよ
りなりその組或Ｘが下側のＧａＡｓバッファ層１０２と
接する界面近傍ではＯであり上側のｎ型ＧａＡＩＡｓ下
部バリア層と接する界面近傍では０．３になるように例
えば３００人の厚さで線形に変化させたグレーディング
層である。１０４はｎ型を形成する不純物として例えば
Ｓｉを一部または全部に含みＡ　ｊ２　６．　ｓ　Ｇ　
ａ　＠．７　Ａ　Ｓよりなる半導体下部バリア層を示し
、１０５は不純物が積極的には添加されていないＧａＡ
ｓよりなる半導体チャネル層であり、１０６は不純物が
積極的には添加されていないＡｌ０，３　Ｇａ，，，Ａ
ｓよりなる半導体上部バリア層であり、１０７，１０８
．１０９はそれぞれソース電極、ドレイン電極、及びゲ
ート電極である。１１０は少なくともチャネル層の深さ
まで到達するソース、ドレインのｎ″領域であり、例え
ばイオン注入により形成されている。

第２図は、本発明による実施例において、ＧａＡＳチャ
ネル層１０５中に電子が蓄積された状態における、ゲー
ト電極１０９からＧａＡｓバ・７ファ層１０２にかけて
のエネルギーバンド構造図を図示している。第２図にお
いて、１１１はフエルミエネルギーレベルの位置を図示
している。本発明による電界効果型トランジスタにおい
ては、第ｌ図に図示したように第４図、第６図において
図示した従来の電界効果型トランジスタの構造例と異な
り、下部バリアＪｍｌ０４の下側にＶノソチ等の伝導帯
不連続が無く、また、グレーデイング層１０３の厚さは
３００人と十分厚いため、ＧａＡｓよりなる半導体バッ
ファ層１０２における伝導帯下端は、常にフェルミエネ
ルギーレベル１１１の上位に位置することになる。従っ
て、本発明による実施例においては、ＧａＡｓバ・７フ
ァ層１０２中に電子の蓄積層は形成されない。

本発明による電界効果型トランジスタでは不純物が積極
的には添加されていないＡ　Ｉ！　ＸＧ　ａ　Ｉ−ＸＡ
ｓよりなる所定の厚さのグレーデイング層をＧａＡＩＡ
ｓ下部バリア層１０４とＧａＡｓバッファ層１０２との
間に設けることによってＧａＡｓバッファ層１０２中で
ＡＩＧａＡｓ下部バリア層との界面に電子蓄積層が形成
されることを防止している。この状況が第２図における
本発明の電界効果型トランジスタのゲート電極１０９の
下側のＧａＡｓバッファ層１０２へ向かうポテンシャル
構造と、第５図に図示したグレーデイング層を具備しな
い従来の電界効果型トランジスタにおけるポテンシャル
構造との差となって現われているわけである。

第３図は本発明による電界効果型トランジスタにおいて
表面から下に向ってゲート電極１０９、／’ｊ！ＧａＡ
ｓ上部バリア層１０６、ＧａＡｓチャネル層１０５、ｎ
型ＧａＡＪＡｓ下部バリア層１０４及び厚さ３００人で
かつＸ値が線型的にｘ一〇．３から０まで変化するＡ　
ｊ！　Ｘ　Ｇ　ａ　ｌ−ｘ　Ａ　Ｓグレーディング層１
０３及び厚さ約６０００人のＧａＡｓバッファ層１０２
全域にわたるポテンシャル構造図を図示している。ゲー
ト電極１０９には＋Ｖｇの電圧が印加されてＧａＡｓチ
ャネル層１０５中には電子が誘起された状態を示してい
る。

従って第３図に図示されたポテンシャル構造でソース及
びドレイン間に所定の電圧が印加されれば、ＧａＡｓチ
ャネル層１０５中の電子蓄積層を電子は高速で移動して
、出力ドレイン電流が得られることになるわけである。

第３図において半絶縁性ＧａＡｓ基板１０１との界面に
おけるＧａＡｓハソファ層１０２の伝導帯は界面単位に
ピンニング（ｐｉｎｎｉｎｇ）されるためフェルミレベ
ルから約０．８ｅＶ（エレクトロンボルト）の位置に存
在している。第３図はゲート電極１０９に＋■ｇの電圧
が印加されており、この時ＧａＡｓバ，ファＮ１０２は
アンドープ（例えばＭＢＥで製造した場合はｐ一型とな
り、約１　ｘ　ｌ　Ｑ１５ｃｍ−’以下の不純物密度と
なる）のため空乏化している様子がわかる。ＡＪＸＧａ
，−ＸＡｓグレーデイング層１０３中のＸ値を変化させ
ることによってハンドギャソプがｎ型ＧａＡｆＡｓ下部
バリア層１０４からＧａＡｓバッファＪｉｌ０２までヘ
テロ界面をなめらかに移行している。ＧａＡｓパンファ
層１０２中に、Ｖノツチ形状のポテンシャルの不連続を
生しさせないような厚さとして充分な厚さ、例えば３０
０人の厚さが選ばれているわけである．以上、本発明に
よる第１の実施例においては、３００人の厚さを有する
グレーディング層を具備した構造例について説明したが
、このグレーディング層の厚さは電子が蓄積されない程
度の厚さであって、かつ厚すぎて結晶性が劣化しない程
度の厚さであることの二つの条件を満たせば任意の値で
もよい。

本発明による第２の実施例としては、上部バリア層１０
６の一部または全部にｎ型の不純物を添加したｎ型Ｇａ
Ａｊ！Ａｓ上部バリア層を具備した構造を有する電界効
果型トランジスタである。この第２の実施例においては
、半導体チャネル層中により多くの電子を蓄積すること
ができる。従って、第１の実施例より、高い負荷駆動能
力を有すφ層の厚さドーピングレベルを述べると以下の
通りである。ＡＪＧａＡｓ上部バリア層１０６は例えば
厚さが１５０人〜３００人であリドーフ゜される場合に
は２　Ｘ　Ｉ　Ｑ”ｃｍ−’の不純物密度である。

ｎ型ＧａＡＩＡｓ下部バリア［１０４は全体として厚さ
は１００人程度であり、ＧａＡｓチャネル層１０５と接
する約５０人分はアンドープ層として形成され、残りの
５０人は例えば２Ｘ１０”Ｃｍ−３のレベルにドーピン
グされる例がある。

この第２の実施例では電子の供給源が云わばＧａＡｓチ
ャネル層１０５をはさむ上下の２ケ所のバリア層１０４
及び１０６から供給される構造であり、チャネル中に存
在しうる電子密度も高くなるわけである。この上部バリ
ア層の全体もしくは一部にもｎ型にドープするという第
２の実施例の場合、チャネル層１０５への電子の供給量
が地加されるとともに、電界効果型トランジスタの動作
上重要なファクタである一ソース抵抗、或いはドレイン
直列抵抗が著しく減少するという特徴も存在する． 以上ここでは、チャネルにＧａＡｓを用いたものを実施
例として説明したが、本発明による実施例はこれに限ら
れるものではなく、ここにＩｎＧａＡｓを用いた歪チャ
ネルＨＥＭＴ構造であってもよい。また、表面に意識的
に不純物を添加しないか、あるいはｎ型の不純物を添加
したＧａＡｓキャ，ブ層を設ける等の変更を行った＋！
戒であってもよい。さらに本発明による実施例ではＧａ
Ａｓ−ＧａＡ／Ａｓ系を例として構造例を説明したが、
他のへテロ接合を形成する材料を使用してもよいことは
もちろんである。なお、ソース、ドレインｎ″領域１１
０は本発明にとって本質的なものではなく条件によって
省略可能である。

さらに導電型をすべて反転して形成し、ｐ型の電界効果
型トランジスタとして形成してもよいことはもちろんで
ある。以下、本発明の実施態様を述べる。

本発明は半絶縁性基板上に形成された半導体バッファ層
上に形成され、半導体チャネル層と前記半導体チャネル
層の上下に形成され、かつ前記半導体チャネル層よりも
バンドギャップの広い半導体上部バリア層及び半導体下
部バリア層からなるダブルヘテロ構造を具備し、前記半
導体上部バリア層上には所定の間隔にてソース、ゲート
、ドレイン領域を具備し、前記半導体上部バリア層、半
導体下部パリア層の内、少なくとも一方は、その一部ま
たは全部にｎ型不純物がトープされており、かつ前記半
導体上部バッファ層及び半導体下部バリア層は半導体チ
ャネル層を形成する半導体材料中の電子に対してポテン
シャルバリアを形戒する半導体材料から形成されており
、かつ前記半導体下部バリア層と前記半導体バッファ層
との間に、前記半導体下部バリア層と前記半導体ハソフ
ァ層の混晶より成りその組成がバンドギャップの広い半
導体下部バリア層からバンドギャップの狭い前記半導体
バッファ層へなめらかに変化する、所定の厚さのグレー
ディグ層を設けたことを特徴とする電界効果型トランジ
スタに関するものである。

〔発明の効果〕

本発明による実施例としての電界効果型トランジスタで
は電子の蓄積層はＧａＡｓチャネル層１０５中にのみ存
在し、従来例（第５図参照）の如くチャネル層４とバッ
ファ層２との両方に存在する構造を回避しているためゲ
ート電極にバイアス電圧を印加することにより、容易に
ソース電極及びドレイン電極の電子電流の導通、遮断の
制御が容易である。

更に、本発明による電界効果型トランジスタではＡＩＧ
ａＡｓよりなる半導体下部バリア層３の直下に、厚いＡ
ＩｌＧａＡｓ層を持たないため、半導体下部バリア層３
とＧａＡｓよりなる上記半導体チャネル層４との界面、
及び、上記ＧａＡｓチャネル層４とＡＩ！ＧａＡｓより
なる上記半導体上部バリアＮ５との界面は、乱れを伴わ
ずに形成される。従って、本発明による電界効果型トラ
ンジスタにおいては、ＧａＡｓチャネル層４中の電子は
、界面の乱れにより生じる散乱による移動度の低下も伴
わずしかもキャリア速度は極めて高速であるため、ソー
ス電極、ドレイン電極間を極めて高速に走行することが
できる．従って、本発明による電界効果型トランジスタ
においては、電子の高速移動が実現されるので、もって
、高速なトランジスタ動作が実現される。

【図面の簡単な説明】

第１図は、本発明による、チャネル層の下部にｎ型不純
物を含むバリア層を有するｎ型の電界効果型トランジス
タの第１の実施例としての模式的断面構造図である。 第２図は、第１図に図示される構造を有する、チャネル
層の下部にｎ型不純物を含むハリア層を有するｎ型の電
界効果型トランジスタの本発明による第１の例における
、ゲート電極１０９がらハソファＩＪ１０２にかけての
電子のエネルギーハンド構造を、半導体チャネル中に電
子が蓄積された状態について示している。さらに第３図
は本発明による電界効果型トランジスタにおいてゲート
電極１０９に＋Ｖｇの電圧を印加した時のゲート電極１
０９から基板１０１方向へ向かうポテンシャル構造図を
示しており、ポテンシャル構造図を示しており、第４図
は、チャネル層の下部にｎ型不純物を含むバリア層を有
するｎ型の電界効果型トランジスタの従来の電界効果型
トランジスタの模式的断面構造図である。 第５図は、第４図に示される構造を有する、チャネル層
の下部にｎ型不純物を含むバリア層を有するｎ型の電界
効果型トランジスタにおけるゲート電極８からバッファ
層２にかけての電子のエネルギーバンド構造を、半導体
チャネル中に電子が蓄積された状態について示している
。 第６図は、チャネル層の下部にｎ型不純物を含むバリア
層を有する従来のｎ型の電界効果型トランジスタの別の
模式的断面構造図である。 １，１０１・・・半絶縁性ＧａＡｓ基板２，１０２・・
・半導体バッファ層（アンドープＧａＡＳ） １０３・・・グレーディング層（アンドープＡβ８Ｇａ
ｌ−ＸＡｓ） ３，１０４・・・半導体下部バリア層（一部にＳｉをド
ープしたＡｆＧａＡｓ） ４，１０５・・・半導体チャネル層（アンドープＧａＡ
Ｓ） ５，１０６・・・半導体上部バリア層（アンドープＡＩ
ＧａＡｓ） ６，１０７・・・ソース電極 ７，１０８・・・ドレイン電極 ８，１０９・・・ゲート電極 ９，１１０・・・ソース、ドレインのｎ゛領域１０，１
１１・・・フェルミエネルギーレベル１１・・・低濃度
Ａ＃ＧａＡｓ絶縁層（アンドープＡｉ’ＧａＡｓ）

Claims (1)

【特許請求の範囲】
1. 　半絶縁性基板上に形成された半導体バッファ層上に形
   成され、半導体チャネル層と前記半導体チャネル層の上
   下に形成され、かつ前記半導体チャネル層よりもバンド
   ギャップの広い半導体上部バリア層及び半導体下部バリ
   ア層からなるダブルヘテロ構造を具備し、前記半導体上
   部バリア層上には所定の間隔にてソース、ゲート、ドレ
   イン領域を具備し、前記半導体上部バリア層、半導体下
   部バリア層の内、少なくとも一方は、その一部または全
   部にｎ型不純物がドープされており、かつ前記半導体上
   部バリア層及び半導体下部バリア層は半導体チャネル層
   を形成する半導体材料中の電子に対してポテンシャルバ
   リアを形成する半導体材料から形成されており、かつ前
   記半導体下部バリア層と前記半導体バッファ層との間に
   、前記半導体下部バリア層と前記半導体バッファ層の混
   晶より成りその組成がバンドギャップの広い半導体下部
   バリア層からバンドギャップの狭い前記半導体バッファ
   層へなめらかに変化する、所定の厚さのグレーティング
   層を設けたことを特徴とする電界効果型トランジスタ。