JPH03283279A - 活線挿抜構造 - Google Patents
活線挿抜構造Info
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- JPH03283279A JPH03283279A JP2082165A JP8216590A JPH03283279A JP H03283279 A JPH03283279 A JP H03283279A JP 2082165 A JP2082165 A JP 2082165A JP 8216590 A JP8216590 A JP 8216590A JP H03283279 A JPH03283279 A JP H03283279A
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- package
- connector
- electronic circuit
- current limiting
- inrush current
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- 238000000034 method Methods 0.000 title claims description 12
- 238000003780 insertion Methods 0.000 claims description 20
- 230000037431 insertion Effects 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
Landscapes
- Details Of Connecting Devices For Male And Female Coupling (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明はパッケージの活線挿抜方式に関する。
従来、この種のパッケージの活線挿抜方式は第３図のよ
うに、電源供給状態すなわち活線状態においてケージ３
０のコネクタ３１にパッケージ３２を挿抜する際に急激
な電圧変動を防ぐため、パッケージ３２のコネクタ３３
とパッケージ３２に実装した電子回路３４との間にイン
ダクタンス３５が設けられていた。また、レール３６．
レール３７はパッケージ３２をケージ３０内に実装する
ものである。
うに、電源供給状態すなわち活線状態においてケージ３
０のコネクタ３１にパッケージ３２を挿抜する際に急激
な電圧変動を防ぐため、パッケージ３２のコネクタ３３
とパッケージ３２に実装した電子回路３４との間にイン
ダクタンス３５が設けられていた。また、レール３６．
レール３７はパッケージ３２をケージ３０内に実装する
ものである。
上述した従来の活線挿抜方式は、パッケージ３２内の電
子回路３０の消費電流が比較的小さいときは電源からコ
ネクタ３３、インダクタンス３５を通して電子回路３０
へ流れ込む電流も小さく、したがって、電源における電
圧変化も小さかった。しかし、電子回路の消費電流が大
きくなると、電子回路へ流れ込む電流が大きくなり、こ
のため、電源における電圧変動が大きくなり、これを小
さくするためにはインダクタンス３５の値が大きくなり
、パッケージ３２の物理寸法も大きくなるという欠点が
あった。
子回路３０の消費電流が比較的小さいときは電源からコ
ネクタ３３、インダクタンス３５を通して電子回路３０
へ流れ込む電流も小さく、したがって、電源における電
圧変化も小さかった。しかし、電子回路の消費電流が大
きくなると、電子回路へ流れ込む電流が大きくなり、こ
のため、電源における電圧変動が大きくなり、これを小
さくするためにはインダクタンス３５の値が大きくなり
、パッケージ３２の物理寸法も大きくなるという欠点が
あった。
本発明の目的は前記課題を解決した活線挿抜方式を提供
することにある。
することにある。
前記目的を達成するため、本発明に係るパッケージの活
線挿抜方式においては、実装部と、突入電流制限回路と
、第１及び第２のコネクタとを有し、パッケージに実装
された電子回路の電源に対する接続及び切離しを活線状
態で行う活線挿抜方式であって、 前記実装部は、パッケージを挿抜可能に実装するもので
あり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、インダクタンスをもつ複数のパスを並列に備
えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のインダクタンスをもつパスを介して接続するもの
であり、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路のインダクタンスを
もつパスに段階的に接続されるものであり、第２のコネ
クタは、実装部へのパッケージの挿入完了時に前記電子
回路に接続されるものである。
線挿抜方式においては、実装部と、突入電流制限回路と
、第１及び第２のコネクタとを有し、パッケージに実装
された電子回路の電源に対する接続及び切離しを活線状
態で行う活線挿抜方式であって、 前記実装部は、パッケージを挿抜可能に実装するもので
あり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、インダクタンスをもつ複数のパスを並列に備
えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のインダクタンスをもつパスを介して接続するもの
であり、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路のインダクタンスを
もつパスに段階的に接続されるものであり、第２のコネ
クタは、実装部へのパッケージの挿入完了時に前記電子
回路に接続されるものである。
また、本発明に係るパッケージの活線挿抜方式において
は、実装部と、突入電流制限回路と、第１及び第２のコ
ネクタとを有し、パッケージに実装された電子回路の電
源に対する接続及び切離しを活線状態で行う活線挿抜方
式であって、前記実装部は、パッケージを挿抜可能に実
装するものであり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、パッケージの実装部への挿入量に応じて段階
的に電圧降下率が異なるように設定されたダイオードを
もつ複数のパスを並列に備えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のダイオードをもつパスを介して接続するものであ
り、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路の電圧降下率の異な
るダイオードをもつパスに段階的に接続されるものであ
り、第２のコネクタは、実装部へのパッケージの挿入完
了時に前記電子回路に接続されるものである。
は、実装部と、突入電流制限回路と、第１及び第２のコ
ネクタとを有し、パッケージに実装された電子回路の電
源に対する接続及び切離しを活線状態で行う活線挿抜方
式であって、前記実装部は、パッケージを挿抜可能に実
装するものであり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、パッケージの実装部への挿入量に応じて段階
的に電圧降下率が異なるように設定されたダイオードを
もつ複数のパスを並列に備えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のダイオードをもつパスを介して接続するものであ
り、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路の電圧降下率の異な
るダイオードをもつパスに段階的に接続されるものであ
り、第２のコネクタは、実装部へのパッケージの挿入完
了時に前記電子回路に接続されるものである。
また、本発明に係るパッケージの活線挿抜方式においで
は、前記実装部は、前記電子回路に電源供給を行う電源
に電気的に接続された帯状の電極を備えており、 前記パッケージはその端縁に挿入方向に沿って、前記イ
ンダクタンスあるいはダイオードをもつ複数のパスの電
源接続端子を一列に配列して備えており、 前記帯状電極とパスの電源接続端子とにより前記第１の
コネクタを構成したものである。
は、前記実装部は、前記電子回路に電源供給を行う電源
に電気的に接続された帯状の電極を備えており、 前記パッケージはその端縁に挿入方向に沿って、前記イ
ンダクタンスあるいはダイオードをもつ複数のパスの電
源接続端子を一列に配列して備えており、 前記帯状電極とパスの電源接続端子とにより前記第１の
コネクタを構成したものである。
［実施例］
以下、本発明の実施例を図により説明する。
（実施例１）
第１図は本発明の実施例１を示す構成図である。
図において、本発明に係るパッケージの活線挿抜方式は
、実装部ｌと、突入電流制限回路４と、第１及び第２の
コネクタ５，６とを有し、パッケージ２に実装された電
子回路３の電源Ｖｃｃに対する接続及び切離しを活線状
態で行うものである。
、実装部ｌと、突入電流制限回路４と、第１及び第２の
コネクタ５，６とを有し、パッケージ２に実装された電
子回路３の電源Ｖｃｃに対する接続及び切離しを活線状
態で行うものである。
前記実装部１は、ケージ１ａと、ケージ１ａ内に平行に
敷設されたレールＩｂ、 Ｉｂと、レール１ｂの内方終
端位置に設けられた信号線接続用のコネクタＩＣとから
なり、レールｌｂ、 ｌｂにパッケージ２の上下縁を嵌
合保持してパッケージ２を挿抜可能に実装するものであ
る。
敷設されたレールＩｂ、 Ｉｂと、レール１ｂの内方終
端位置に設けられた信号線接続用のコネクタＩＣとから
なり、レールｌｂ、 ｌｂにパッケージ２の上下縁を嵌
合保持してパッケージ２を挿抜可能に実装するものであ
る。
前記パッケージ２は挿入前端に、コネクタＩＣに接続さ
れる信号線接続用のコネクタ２ａを備えている。
れる信号線接続用のコネクタ２ａを備えている。
前記突入電流制限回路４は、電子回路３の電源入力端子
部に設けられており、インダクタンス４１゜４２・・・
４ｎをもつ複数のパスＰ１＋Ｐ２・・・Ｐｎを並列に備
えており、各パスＰｌ、Ｐ２・・・Ｐｎの電源接続端子
４ａ、 ４ａ・・・がパッケージ２の上縁２ｂ上に挿入
方向に沿って一列に配列されている。
部に設けられており、インダクタンス４１゜４２・・・
４ｎをもつ複数のパスＰ１＋Ｐ２・・・Ｐｎを並列に備
えており、各パスＰｌ、Ｐ２・・・Ｐｎの電源接続端子
４ａ、 ４ａ・・・がパッケージ２の上縁２ｂ上に挿入
方向に沿って一列に配列されている。
前記第１のコネクタ５は電子回路３を電源Ｖｃｃにイン
ダクタンスをもつパスを介して接続するものである。実
施例での第１のコネクタは、ケージ１ａ内に敷設した一
方のレールｌａを帯状の電極として用い、パッケージ２
の挿入量に対応して電極としてのレールｌａに、インダ
クタンス４１＋４２・・４ｎヲもつ各パスＰ１． Ｐ２
・・・Ｐｎの電源接続端子４ａを段階的に接続し、電源
Ｖｃｃと電子回路３の電源入力端子部との間に、パスｈ
＋Ｐ２・・・Ｐｎにより複数のインダクタンス’ｌ＋４
２・・・４ｎを並列に段階的に増加させて接続する。
ダクタンスをもつパスを介して接続するものである。実
施例での第１のコネクタは、ケージ１ａ内に敷設した一
方のレールｌａを帯状の電極として用い、パッケージ２
の挿入量に対応して電極としてのレールｌａに、インダ
クタンス４１＋４２・・４ｎヲもつ各パスＰ１． Ｐ２
・・・Ｐｎの電源接続端子４ａを段階的に接続し、電源
Ｖｃｃと電子回路３の電源入力端子部との間に、パスｈ
＋Ｐ２・・・Ｐｎにより複数のインダクタンス’ｌ＋４
２・・・４ｎを並列に段階的に増加させて接続する。
前記第２のコネクタ６は、並列に配列した最終段のイン
ダクタンス４ｎをもつパスＰｎに並列に配列した零抵抗
パス６ａを備えているとともに、パス６ａの電源接続端
子６ｂを最終段の電源接続端子４ａの後段に設けており
、パッケージ２が実装部１内に完全に挿入されたときに
パス６ａの電源接続端子６ｂを電極としてのレールｌａ
に接触させて電子回路３に電源■ｃｃをインダクタンス
を介さずに直接接続する。
ダクタンス４ｎをもつパスＰｎに並列に配列した零抵抗
パス６ａを備えているとともに、パス６ａの電源接続端
子６ｂを最終段の電源接続端子４ａの後段に設けており
、パッケージ２が実装部１内に完全に挿入されたときに
パス６ａの電源接続端子６ｂを電極としてのレールｌａ
に接触させて電子回路３に電源■ｃｃをインダクタンス
を介さずに直接接続する。
すなわち、第１のコネクタ５と第２のコネクタ６とは、
電子回路３に時間差をもって、接続、切離しされる機能
を備えており、第１のコネクタ５は、実装部ｌへのパッ
ケージ２の挿入量に対応して突入電流制限回路４のイン
ダクタンス４１〜４ｎをもつパスＰｌ〜Ｐｎに段階的に
接続されるものであり、第２のコネクタ６は、実装部１
へのパッケージ２の挿入完了時に電子回路３に接続され
るものである。
電子回路３に時間差をもって、接続、切離しされる機能
を備えており、第１のコネクタ５は、実装部ｌへのパッ
ケージ２の挿入量に対応して突入電流制限回路４のイン
ダクタンス４１〜４ｎをもつパスＰｌ〜Ｐｎに段階的に
接続されるものであり、第２のコネクタ６は、実装部１
へのパッケージ２の挿入完了時に電子回路３に接続され
るものである。
また、パッケージ２の下縁２ｃを導体で構成し、電子回
路３のグランド端子をケージＩａ内の下縁レール１ｂを
介して電源Ｖｃｃのグランド端子に接続する。
路３のグランド端子をケージＩａ内の下縁レール１ｂを
介して電源Ｖｃｃのグランド端子に接続する。
実施例において、パッケージ２を実装部１に挿入すると
、第１のコネクタ５は、まず１番目のインダクタンス４
１をもつパスＰｉを介して電子回路３を電源Ｖｃｃに接
続する。さらにパッケージ２を実装部１に挿入すると、
第１のコネクタ５は段階的にインダクタンス４２．４３
・・・４ｎをもつパスＰ２＋Ｐ３・・・Ｐｎを介して電
子回路３を電源Ｖｃｃに接続し、それにより電子回路３
と電源Ｖｃｃとの間に並列に接続されるインダクタンス
４１〜４ｎの数が多くなり、より大きな電源電圧は電子
回路３に供給されて定常状態に移行する。パッケージ２
が完全に挿入されたときに第２のコネクタ６が零抵抗パ
ス６ａを介して電子回路３と電源Ｖｃｃとがインダクタ
ンスを介さずに直接接続され必要な電源電圧が供給され
ることとなる。その後、信号線用コネクタ２ａ、 ｌｃ
国同士接続されて、電子回路３の信号端子が信号線に接
続される。
、第１のコネクタ５は、まず１番目のインダクタンス４
１をもつパスＰｉを介して電子回路３を電源Ｖｃｃに接
続する。さらにパッケージ２を実装部１に挿入すると、
第１のコネクタ５は段階的にインダクタンス４２．４３
・・・４ｎをもつパスＰ２＋Ｐ３・・・Ｐｎを介して電
子回路３を電源Ｖｃｃに接続し、それにより電子回路３
と電源Ｖｃｃとの間に並列に接続されるインダクタンス
４１〜４ｎの数が多くなり、より大きな電源電圧は電子
回路３に供給されて定常状態に移行する。パッケージ２
が完全に挿入されたときに第２のコネクタ６が零抵抗パ
ス６ａを介して電子回路３と電源Ｖｃｃとがインダクタ
ンスを介さずに直接接続され必要な電源電圧が供給され
ることとなる。その後、信号線用コネクタ２ａ、 ｌｃ
国同士接続されて、電子回路３の信号端子が信号線に接
続される。
（実施例２）
第２図は本発明の実施例２を示す構成図である。
本実施例は突入電流制限回路４をダイオードにより構成
したものである。すなわち、突入電流制限回路４は、電
圧降下率が異なるダイオードＤ１〜Ｄｎをもつ複数のパ
スＰｉ〜Ｐｎを並列に備えている。
したものである。すなわち、突入電流制限回路４は、電
圧降下率が異なるダイオードＤ１〜Ｄｎをもつ複数のパ
スＰｉ〜Ｐｎを並列に備えている。
本実施例によれば、第１のコネクタ５はパッケージ２の
挿入量に応じて電圧降下率が異なるダイオードＤ、〜Ｄ
ｎをもつパスＰＩ−Ｐｎに段階的に接続し、ダイオード
を介して電子回路３に電源電圧を供給する。
挿入量に応じて電圧降下率が異なるダイオードＤ、〜Ｄ
ｎをもつパスＰＩ−Ｐｎに段階的に接続し、ダイオード
を介して電子回路３に電源電圧を供給する。
［発明の効果］
以上説明したように本発明はパッケージの挿抜具合に応
じてパッケージ内の電子回路に供給される供給電圧を調
整するため、急激な電圧変動を防止することができる。
じてパッケージ内の電子回路に供給される供給電圧を調
整するため、急激な電圧変動を防止することができる。
また供給電圧の調整は、並列接続のインダクタンスある
いはダイオードにより行うため、個々のインダクタンス
はダイオードの容量を大きくする必要がなく、インダク
タンス。
いはダイオードにより行うため、個々のインダクタンス
はダイオードの容量を大きくする必要がなく、インダク
タンス。
ダイオードの物理的寸法を小さく抑えてパッケージの大
型化を防止できる効果を有する。
型化を防止できる効果を有する。
第１図は本発明の実施例１を示す構成図、第２図は本発
明の実施例２を示す構成図、第３図は従来例を示す構成
図である。
明の実施例２を示す構成図、第３図は従来例を示す構成
図である。
Claims (3)
- （１）実装部と、突入電流制限回路と、第１及び第２の
コネクタとを有し、パッケージに実装された電子回路の
電源に対する接続及び切離しを活線状態で行う活線挿抜
方式であって、 前記実装部は、パッケージを挿抜可能に実装するもので
あり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、インダクタンスをもつ複数のパスを並列に備
えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のインダクタンスをもつパスを介して接続するもの
であり、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路のインダクタンスを
もつパスに段階的に接続されるものであり、第２のコネ
クタは、実装部へのパッケージの挿入完了時に前記電子
回路に接続されるものであることを特徴とするパッケー
ジの活線挿抜方式。 - （２）実装部と、突入電流制限回路と、第１及び第２の
コネクタとを有し、パッケージに実装された電子回路の
電源に対する接続及び切離しを活線状態で行う活線挿抜
方式であって、 前記実装部は、パッケージを挿抜可能に実装するもので
あり、 前記突入電流制限回路は、電子回路の電源入力端子部に
設けられ、パッケージの実装部への挿入量に応じて段階
的に電圧降下率が異なるように設定されたダイオードを
もつ複数のパスを並列に備えたものであり、 前記第１のコネクタは、電子回路に電源を突入電流制限
回路のダイオードをもつパスを介して接続するものであ
り、 前記第２のコネクタは、電子回路に電源を直接接続する
ものであり、 前記第１のコネクタと第２のコネクタとは、前記電子回
路に時間差をもって、接続、切離しされる機能を備えて
おり、第１のコネクタは、実装部へのパッケージの挿入
量に対応して前記突入電流制限回路の電圧降下率の異な
るダイオードをもつパスに段階的に接続されるものであ
り、第２のコネクタは、実装部へのパッケージの挿入完
了時に前記電子回路に接続されるものであることを特徴
とするパッケージの活線挿抜方式。 - （３）前記実装部は、前記電子回路に電源供給を行う電
源に電気的に接続された帯状の電極を備えており、 前記パッケージはその端縁に挿入方向に沿つて、前記イ
ンダクタンスあるいはダイオードをもつ複数のパスの電
源接続端子を一列に配列して備えており、 前記帯状電極とパスの電源接続端子とにより前記第１の
コネクタを構成したことを特徴とする請求項第（１）項
又は第（２）項記載のパッケージの活線挿抜方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082165A JP2560883B2 (ja) | 1990-03-29 | 1990-03-29 | 活線挿抜構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082165A JP2560883B2 (ja) | 1990-03-29 | 1990-03-29 | 活線挿抜構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283279A true JPH03283279A (ja) | 1991-12-13 |
| JP2560883B2 JP2560883B2 (ja) | 1996-12-04 |
Family
ID=13766818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082165A Expired - Lifetime JP2560883B2 (ja) | 1990-03-29 | 1990-03-29 | 活線挿抜構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560883B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017046926A1 (ja) * | 2015-09-17 | 2017-03-23 | 富士通フロンテック株式会社 | 紙葉類取扱装置及び紙葉類取扱装置の制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515656U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPS51108519A (ja) * | 1975-03-19 | 1976-09-25 | Hitachi Ltd | Katsusensobatsukanona puraguin patsukeeji |
-
1990
- 1990-03-29 JP JP2082165A patent/JP2560883B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515656U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPS51108519A (ja) * | 1975-03-19 | 1976-09-25 | Hitachi Ltd | Katsusensobatsukanona puraguin patsukeeji |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017046926A1 (ja) * | 2015-09-17 | 2017-03-23 | 富士通フロンテック株式会社 | 紙葉類取扱装置及び紙葉類取扱装置の制御方法 |
| JPWO2017046926A1 (ja) * | 2015-09-17 | 2017-12-28 | 富士通フロンテック株式会社 | 紙葉類取扱装置及び紙葉類取扱装置の制御方法 |
| US10275973B2 (en) | 2015-09-17 | 2019-04-30 | Fujitsu Frontech Limited | Paper sheet handling apparatus and method for controlling paper sheet handling apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560883B2 (ja) | 1996-12-04 |
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Legal Events
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