JPH03282379A - 集積回路不良解析装置 - Google Patents
集積回路不良解析装置Info
- Publication number
- JPH03282379A JPH03282379A JP2084241A JP8424190A JPH03282379A JP H03282379 A JPH03282379 A JP H03282379A JP 2084241 A JP2084241 A JP 2084241A JP 8424190 A JP8424190 A JP 8424190A JP H03282379 A JPH03282379 A JP H03282379A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- pattern
- control circuit
- observation point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007547 defect Effects 0.000 title description 4
- 239000000523 sample Substances 0.000 claims abstract description 13
- 230000002950 deficient Effects 0.000 claims abstract description 10
- 238000004458 analytical method Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にその不良解析装置に関す
る。
る。
従来、集積回路の不良解析は、ＬＳＩテスタ等を用い集
積回路の入出力端子から不良情報を収集、分析し、不良
個所を特定することにより行なわれていた。また不良情
報が収集できない場合には、新たにテストパターンを作
成し分析していた。
積回路の入出力端子から不良情報を収集、分析し、不良
個所を特定することにより行なわれていた。また不良情
報が収集できない場合には、新たにテストパターンを作
成し分析していた。
上述した従来の不良解析方法は、入出力端子からの不良
情報に基づいて回路図および経験により不良個所の推定
をするため、不良個所の特定が困難であり、その時間も
膨大にかかるという欠点がある。
情報に基づいて回路図および経験により不良個所の推定
をするため、不良個所の特定が困難であり、その時間も
膨大にかかるという欠点がある。
本発明の目的は、不良個所の特定を容易に、かつ短時間
に行なうことができる集積回路不良解析装置を提供する
ことである。
に行なうことができる集積回路不良解析装置を提供する
ことである。
（Ｂ題を解決するための手段〕
本発明の集積回路不良解析装置は、
被試験物である集積回路がのせられ、二次元的に移動可
能な試験台と、 試験台上の被試験物にビームを照射するビーム出力器と
、 被試験の、ビームが照射された観測ポイントの信号レベ
ルを取出す非接触プローブと、被試験物に入力するテス
トパターンと被試験物の観測ポイントの、各テストパタ
ーンに対する期待値を記憶するテストベクタメモリと、
テストパターンメモリと、 テストベクタメモリよりテストパターンと、被試験物の
指定された観測ポイントの各テストパターンに対応する
期待値を読出し、これらをビットパターンに変換し、パ
ターンメモリに書込むパターン変換回路と、 パターンメモリよりテストパターンと期待値を読出し、
テストパターンを被試験物に、その外部端子から順次入
力するパターン制御回路と、被試験物の観測ポイントの
名称または番号を記憶する接続情報メモリと、 被試験物の各観測ポイントの座標を記憶する座標メモリ
と、 観測ポイントの名称または番号を入力し、該観測ポイン
トの座標を座標メモリより読出し、ビーム出力器が該観
測ポイントを照射するように試験台を移動させ、その後
パターン制御回路を制御してテストパターンと期待値を
出力させ、ビーム出力器からビームを被試験物に照射さ
せる試験台制御回路と、 パターン制御回路から出力された期待値と非接触プロー
ブより取出された観測ポイントの信号レベルを全テスト
パターンについて比較し、少なくとも１つのテストパタ
ーンについて両者に不一致があると、不一致信号を出力
する一致検出回路と、 フェイルメモリと、 前記不一致信号が出力されると、観測ポイントの名称ま
たは番号をフェイルメモリに書込む書込み制御回路と、 フェイルメモリおよび接続情報メモリの出力を入力し、
被試験物の不良個所の特定を行なう分析回路と、 接続情報メモリから観測ポイントの名称または番号を読
出し、該観測ポイントの名称または番号を試料台制御回
路、パターン変換回路およびフェイルメモリに出力し、
書込み制御回路に起動信号を出力するトレース制御回路
とを有している。
能な試験台と、 試験台上の被試験物にビームを照射するビーム出力器と
、 被試験の、ビームが照射された観測ポイントの信号レベ
ルを取出す非接触プローブと、被試験物に入力するテス
トパターンと被試験物の観測ポイントの、各テストパタ
ーンに対する期待値を記憶するテストベクタメモリと、
テストパターンメモリと、 テストベクタメモリよりテストパターンと、被試験物の
指定された観測ポイントの各テストパターンに対応する
期待値を読出し、これらをビットパターンに変換し、パ
ターンメモリに書込むパターン変換回路と、 パターンメモリよりテストパターンと期待値を読出し、
テストパターンを被試験物に、その外部端子から順次入
力するパターン制御回路と、被試験物の観測ポイントの
名称または番号を記憶する接続情報メモリと、 被試験物の各観測ポイントの座標を記憶する座標メモリ
と、 観測ポイントの名称または番号を入力し、該観測ポイン
トの座標を座標メモリより読出し、ビーム出力器が該観
測ポイントを照射するように試験台を移動させ、その後
パターン制御回路を制御してテストパターンと期待値を
出力させ、ビーム出力器からビームを被試験物に照射さ
せる試験台制御回路と、 パターン制御回路から出力された期待値と非接触プロー
ブより取出された観測ポイントの信号レベルを全テスト
パターンについて比較し、少なくとも１つのテストパタ
ーンについて両者に不一致があると、不一致信号を出力
する一致検出回路と、 フェイルメモリと、 前記不一致信号が出力されると、観測ポイントの名称ま
たは番号をフェイルメモリに書込む書込み制御回路と、 フェイルメモリおよび接続情報メモリの出力を入力し、
被試験物の不良個所の特定を行なう分析回路と、 接続情報メモリから観測ポイントの名称または番号を読
出し、該観測ポイントの名称または番号を試料台制御回
路、パターン変換回路およびフェイルメモリに出力し、
書込み制御回路に起動信号を出力するトレース制御回路
とを有している。
各観測ポイントについて、テストパターンを集積回路に
入力し、そのときの観測ポイントの信号レヘルを非接触
プローブより取出し、期待値と比較し、少なくとも１つ
のテストパターンについて不一致かあるとフェイルメモ
リに書込む。これを全ての観測ポイントについて行なっ
た後、フェイルメモリの内容と接続情報メモリの観測ポ
イントの位置関係から集積回路の不良個所を特定できる
。
入力し、そのときの観測ポイントの信号レヘルを非接触
プローブより取出し、期待値と比較し、少なくとも１つ
のテストパターンについて不一致かあるとフェイルメモ
リに書込む。これを全ての観測ポイントについて行なっ
た後、フェイルメモリの内容と接続情報メモリの観測ポ
イントの位置関係から集積回路の不良個所を特定できる
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の集積回路不良解析装置の構
成図、第２図は被試験物１３の一例の回路図である。
成図、第２図は被試験物１３の一例の回路図である。
本集積回路不良解析装置は回路ブロック１と非接触テス
タ２で構成されている。
タ２で構成されている。
非接触テスタ２はストロボＳＥＭ、レーザ、プローバ等
で、ビーム出力器１０と、非接触プローブ１１と、非試
験物１３（集積回路）が載せられる、二次元的（水平方
向）に移動可能な試験台１２で構成されている。回路ブ
ロック２はテスベクタメモリ２０とパターン変換回路２
１とパターンメモリ２２とパターン制御回路２３と一致
検出回路２４と書込み制御回路２５とフェイルメモリ２
６とトレース制御回路２７と試験台制御回路２８と接続
情報メモリ２９と座標メモリ３０と分析回路３１で構成
されている。
で、ビーム出力器１０と、非接触プローブ１１と、非試
験物１３（集積回路）が載せられる、二次元的（水平方
向）に移動可能な試験台１２で構成されている。回路ブ
ロック２はテスベクタメモリ２０とパターン変換回路２
１とパターンメモリ２２とパターン制御回路２３と一致
検出回路２４と書込み制御回路２５とフェイルメモリ２
６とトレース制御回路２７と試験台制御回路２８と接続
情報メモリ２９と座標メモリ３０と分析回路３１で構成
されている。
テスベクタメモリ２０は、各信号の変化時刻と、その変
化時の信号レベルのみを表わすテストベクタであるテス
トパターンと、各観測ポイントの各テストパターンに対
する期待値を記憶している。
化時の信号レベルのみを表わすテストベクタであるテス
トパターンと、各観測ポイントの各テストパターンに対
する期待値を記憶している。
パターン変換回路２１はテストへフタメモリ２０からテ
ストパターンと、トレース制御回路２７から出力された
観測ポイントの番号の期待値を読出し、これらをビット
パターンに変換し、パターンメモリ２２に記憶する。パ
ターン制御回路２３はパターンメモリ２２からテストパ
ターンと期待値を読出し、テストパターンを被試験物１
３の外部端子に、期待値を一致検出回路２４に出力する
。座標メモリ３０は観測ポイントの座標を記憶している
。接続情報メモリ２９は各観測ポイントの番号を記憶し
ている。試験台制御回路２８は観測ポイントの番号をト
レース制御回路２７より入力し、またその座標を座標メ
モリ３０を読出し、該座標により試料台１２を移動させ
、非接触テスタ２のビーム出力器１０のビーム照射位置
に合わせ、その後パターン制御回路２３を制御してパタ
ーン制御回路２３よりテストパターンと対応する期待値
をそれぞれ被試験物１３と一致検出回路２４に入力する
とともにビーム出力器１０によりビームを被試験物１３
に照射する。一致検出回路２４は、パターン制御回路２
３から出力された期待値を入力し、また各テストパター
ンに対する観測ポイントの信号レベルを非接触プローブ
１１より取出し、全テストパターンについて両者を比較
し、少なくとも１つのテストパターンについて不一致が
あると不一致信号を書込み制御回路２５に出力する。書
込み制御回路２５は一致検出回路２４から不一致信号が
出力されるとトレース制御回路２７より出力される観測
ポイントの番号をフェイルメモリ２６に書込む。トレー
ス制御回路２７は書込み制御回路２５には被試験物１３
の試験を開始するための起動信号を出力し、試験台制御
回路２８、パターン変換回路２１およびフェイルメモリ
２６には観測ポイントの番号を出力する。分析回路３１
はフェイルメモリ２６および接続情報メモリ２１の出力
を入力して、不良個所の特定を行なう。
ストパターンと、トレース制御回路２７から出力された
観測ポイントの番号の期待値を読出し、これらをビット
パターンに変換し、パターンメモリ２２に記憶する。パ
ターン制御回路２３はパターンメモリ２２からテストパ
ターンと期待値を読出し、テストパターンを被試験物１
３の外部端子に、期待値を一致検出回路２４に出力する
。座標メモリ３０は観測ポイントの座標を記憶している
。接続情報メモリ２９は各観測ポイントの番号を記憶し
ている。試験台制御回路２８は観測ポイントの番号をト
レース制御回路２７より入力し、またその座標を座標メ
モリ３０を読出し、該座標により試料台１２を移動させ
、非接触テスタ２のビーム出力器１０のビーム照射位置
に合わせ、その後パターン制御回路２３を制御してパタ
ーン制御回路２３よりテストパターンと対応する期待値
をそれぞれ被試験物１３と一致検出回路２４に入力する
とともにビーム出力器１０によりビームを被試験物１３
に照射する。一致検出回路２４は、パターン制御回路２
３から出力された期待値を入力し、また各テストパター
ンに対する観測ポイントの信号レベルを非接触プローブ
１１より取出し、全テストパターンについて両者を比較
し、少なくとも１つのテストパターンについて不一致が
あると不一致信号を書込み制御回路２５に出力する。書
込み制御回路２５は一致検出回路２４から不一致信号が
出力されるとトレース制御回路２７より出力される観測
ポイントの番号をフェイルメモリ２６に書込む。トレー
ス制御回路２７は書込み制御回路２５には被試験物１３
の試験を開始するための起動信号を出力し、試験台制御
回路２８、パターン変換回路２１およびフェイルメモリ
２６には観測ポイントの番号を出力する。分析回路３１
はフェイルメモリ２６および接続情報メモリ２１の出力
を入力して、不良個所の特定を行なう。
次に、第２図に示す被試験物１３の内部回路不良の解析
手順について説明する。
手順について説明する。
観測ポイント５０を観測する場合、接続情報メモリ２９
より観測ポイント５０を選択し、トレース制御回路２７
の出力によりパターン変換回路２１はテストベクタメモ
リ２０よりテストパターンと期待値を読出し、ビットパ
ターンに変換してこれらをパターンメモリ２２に書込む
と同時に試料金制御回路２８は観測ポイント５０の座標
を座標メモリ３０より取出し、試験台！２を観測ポイン
ト５０の座標に設定する。その後パターンメモリ２２の
テストパターンと期待値をパターン制御回路２３を経て
被試験物１３と一致検出回路２４にそれぞれ入力し、各
テストパターンに対する観測ポイント５０の信号レベル
を非接触プローブ１１より取出し一致検出回路２４によ
り期待値と照合する。全テストパターンについて照合し
、１テストパターンでも不一致があった場合書込み制御
回路２５は観測ポイント５０の番号をフェイルメモリ２
６に書込む。観測ポイント５０の不一致があると、トレ
ース制御回路２７は観測ポイント５０と直接関係のある
観測ポイント５１をさがし出し、同様に試験を実行し、
不一致の場合、フェイルメモリ２６に観測ポイント５１
の番号を書込む。また、観測ポイント５２．５３が全て
一致する場合、フェイルメモリ２６に書込まない、。分
析回路３１はフェイルメモリ２６と接続情報メモリ２９
の内容を読出し、観測ポイント５０．５１か不一致のた
め、観測ポイント５１が不良と判断し、観測ポイント５
１を不良個所として出力する。
より観測ポイント５０を選択し、トレース制御回路２７
の出力によりパターン変換回路２１はテストベクタメモ
リ２０よりテストパターンと期待値を読出し、ビットパ
ターンに変換してこれらをパターンメモリ２２に書込む
と同時に試料金制御回路２８は観測ポイント５０の座標
を座標メモリ３０より取出し、試験台！２を観測ポイン
ト５０の座標に設定する。その後パターンメモリ２２の
テストパターンと期待値をパターン制御回路２３を経て
被試験物１３と一致検出回路２４にそれぞれ入力し、各
テストパターンに対する観測ポイント５０の信号レベル
を非接触プローブ１１より取出し一致検出回路２４によ
り期待値と照合する。全テストパターンについて照合し
、１テストパターンでも不一致があった場合書込み制御
回路２５は観測ポイント５０の番号をフェイルメモリ２
６に書込む。観測ポイント５０の不一致があると、トレ
ース制御回路２７は観測ポイント５０と直接関係のある
観測ポイント５１をさがし出し、同様に試験を実行し、
不一致の場合、フェイルメモリ２６に観測ポイント５１
の番号を書込む。また、観測ポイント５２．５３が全て
一致する場合、フェイルメモリ２６に書込まない、。分
析回路３１はフェイルメモリ２６と接続情報メモリ２９
の内容を読出し、観測ポイント５０．５１か不一致のた
め、観測ポイント５１が不良と判断し、観測ポイント５
１を不良個所として出力する。
以上説明したように本発明は、不良観測ポイントから、
接続情報の入力を次々に観測し、テストパターンと一致
する観測ポイントまでを自動的にトレースし、不良個所
を分析出力することにより、不良解析を容易に、かつ迅
速に行なうことができる効果がある。
接続情報の入力を次々に観測し、テストパターンと一致
する観測ポイントまでを自動的にトレースし、不良個所
を分析出力することにより、不良解析を容易に、かつ迅
速に行なうことができる効果がある。
第１図は本発明の一実施例の集積回路不良検査装置の構
成図、第２図は被試験物１３の回路図である。 １・・・回路ブロック、 ２・・・非接触テスタ、
１０・−ビーム出力器、 １１・・・非接触プローブ
、１２・・・試験台、 １３・・・被試験物、
２０−・テストベクタメモリ、 ２１−・・パターン変換回路、 ２２・・・パターンメモリ、２３−・・パターン制御回
路２４・・・一致検出回路、 ２６・・・フェイルメモリ、 ２８・・・試験台制御回路、 ３０・・・座標メモリ、 ２５・・・書込み制御回路、 ２７・・・トレース制御回路 ２９・・・接続情報メモリ、 ３１・・・分析回路。
成図、第２図は被試験物１３の回路図である。 １・・・回路ブロック、 ２・・・非接触テスタ、
１０・−ビーム出力器、 １１・・・非接触プローブ
、１２・・・試験台、 １３・・・被試験物、
２０−・テストベクタメモリ、 ２１−・・パターン変換回路、 ２２・・・パターンメモリ、２３−・・パターン制御回
路２４・・・一致検出回路、 ２６・・・フェイルメモリ、 ２８・・・試験台制御回路、 ３０・・・座標メモリ、 ２５・・・書込み制御回路、 ２７・・・トレース制御回路 ２９・・・接続情報メモリ、 ３１・・・分析回路。
Claims (1)
- 【特許請求の範囲】 １、被試験物である集積回路がのせられ、二次元的に移
動可能な試験台と、 試験台上の被試験物にビームを照射するビーム出力器と
、 被試験の、ビームが照射された観測ポイントの信号レベ
ルを取出す非接触プローブと、 被試験物に入力するテストパターンと被試験物の観測ポ
イントの、各テストパターンに対する期待値を記憶する
テストベクタメモリと、 テストパターンメモリと、 テストベクタメモリよりテストパターンと、被試験物の
指定された観測ポイントの各テストパターンに対応する
期待値を読出し、これらをビットパターンに変換し、パ
ターンメモリに書込むパターン変換回路と、 パターンメモリよりテストパターンと期待値を読出し、
テストパターンを被試験物に、その外部端子から順次入
力するパターン制御回路と、被試験物の観測ポイントの
名称または番号を記憶する接続情報メモリと、 被試験物の各観測ポイントの座標を記憶する座標メモリ
と、 観測ポイントの名称または番号を入力し、該観測ポイン
トの座標を座標メモリより読出し、ビーム出力器が該観
測ポイントを照射するように試験台を移動させ、その後
パターン制御回路を制御してテストパターンと期待値を
出力させ、ビーム出力器からビームを被験試験物に照射
させる試験台制御回路と、 パターン制御回路から出力された期待値と非接触プロー
ブより取出された観測ポイントの信号レベルを全テスト
パターンについて比較し、少なくとも１つのテストパタ
ーンについて両者に不一致があると、不一致信号を出力
する一致検出回路と、 フェイルメモリと、 前記不一致信号が出力されると、観測ポイントの名称ま
たは番号をフェイルメモリに書込む書込み制御回路と、 フェイルメモリおよび接続情報メモリの出力を入力し、
被試験物の不良個所の特定を行なう分析回路と、 接続情報メモリから観測ポイントの名称または番号を読
出し、該観測ポイントの名称または番号を試料台制御回
路、パターン変換回路およびフェイルメモリに出力し、
書込み制御回路に起動信号を出力するトレース制御回路
とを有する集積回路不良解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084241A JPH03282379A (ja) | 1990-03-30 | 1990-03-30 | 集積回路不良解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084241A JPH03282379A (ja) | 1990-03-30 | 1990-03-30 | 集積回路不良解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282379A true JPH03282379A (ja) | 1991-12-12 |
Family
ID=13824970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084241A Pending JPH03282379A (ja) | 1990-03-30 | 1990-03-30 | 集積回路不良解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282379A (ja) |
-
1990
- 1990-03-30 JP JP2084241A patent/JPH03282379A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4996659A (en) | Method of diagnosing integrated logic circuit | |
| JPS622552A (ja) | 半導体検査装置および半導体検査方法 | |
| JPH04213079A (ja) | 任意波形の検査システム | |
| JPH0522385B2 (ja) | ||
| JPH03282379A (ja) | 集積回路不良解析装置 | |
| JPH09203765A (ja) | ビジュアル併用型基板検査装置 | |
| JPH01156681A (ja) | 回路基板検査方法 | |
| JP3696009B2 (ja) | 半導体試験装置、半導体試験方法および記録媒体 | |
| JPH0787207B2 (ja) | 集積回路試験装置 | |
| JPH01244384A (ja) | 論理集積回路の故障診断装置 | |
| JPS63173978A (ja) | プリント板検査方法 | |
| JPS61258181A (ja) | 自動試験装置の動作方法 | |
| JP2000088925A (ja) | 半導体デバイスの故障箇所特定方法及びその装置 | |
| JPH10199953A (ja) | 歩留まり解析方法及びその装置 | |
| JP3398755B2 (ja) | Ｉｃテスタの電流測定装置 | |
| JPS63305265A (ja) | 半導体集積回路用故障解析装置 | |
| JPH0511022A (ja) | 回路基板検査装置 | |
| JPH0438483A (ja) | 回路基板検査方法 | |
| JPH01239483A (ja) | ファンクション試験方式 | |
| JPH09264924A (ja) | Ｉｃ検査装置 | |
| JPH01100474A (ja) | 回路基板検査装置 | |
| JPH03170079A (ja) | Ｉｃテスト装置 | |
| JPS60189039A (ja) | 自動不良部品解析装置 | |
| JP2000321329A (ja) | 実装基板の不良探索システム及びその不良探索方法並びにその制御プログラムを記録した記録媒体 | |
| JPH03197880A (ja) | インサーキットテスタによる不良データの出力表示方法 |