JPH03280616A - Hysteresis circuit - Google Patents
Hysteresis circuitInfo
- Publication number
- JPH03280616A JPH03280616A JP7868490A JP7868490A JPH03280616A JP H03280616 A JPH03280616 A JP H03280616A JP 7868490 A JP7868490 A JP 7868490A JP 7868490 A JP7868490 A JP 7868490A JP H03280616 A JPH03280616 A JP H03280616A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- hysteresis
- voltage
- differential amplifier
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims abstract description 9
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims abstract description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 230000007423 decrease Effects 0.000 abstract description 2
- 101150110971 CIN7 gene Proteins 0.000 abstract 1
- 101150110298 INV1 gene Proteins 0.000 abstract 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 7
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
ＩＣに内蔵して使用されるヒステリシス回路に関し、
消費電力を減少させると共に、占有面積を低゛減するこ
とを目的とし、
第１の基準電圧が供給された第１のスイッチング回路と
、該第１の基準電圧とは異なる第２の基準電圧が供給さ
れた第２のスイッチング回路と、前記第１および第２の
スイッチング回路の出力がその基準入力電圧として供給
された差動増幅回路と、前記第１および第２のスイッチ
ング回路を前記差動増幅回路の出力論理に応して選択す
る選択信号発生回路とを具備し、前記差動増幅回路の基
準入力電圧を、該選択信号により前記第１および第２の
基準電圧の一方に選択することによってヒステリシスを
持゛たせるように構成する。[Detailed Description of the Invention] [Summary] With regard to a hysteresis circuit built into an IC and used, the first reference voltage is supplied to the hysteresis circuit for the purpose of reducing power consumption and occupying area. a first switching circuit supplied with a second reference voltage different from the first reference voltage; and outputs of the first and second switching circuits as reference input voltages. the supplied differential amplifier circuit, and a selection signal generation circuit that selects the first and second switching circuits according to the output logic of the differential amplifier circuit, the reference input of the differential amplifier circuit being The voltage is configured to have hysteresis by selecting one of the first and second reference voltages using the selection signal.
本発明はヒステリシス回路に関し、特に、ＩＣに内蔵し
て使用されるヒステリシス回路に関する。The present invention relates to a hysteresis circuit, and particularly to a hysteresis circuit built into an IC.
近年、ＩＣの用途には、乾電池・バッテリー等で動作す
るものが増加してきている。これらのＩＣには低消費電
力（低電流）および小型化といったことが要求されてき
ている。このため、ＩＣに内蔵されるヒステリシス回路
において、動作時の低電流化およびパターンの省面積化
が要望されている。In recent years, the use of ICs that operate on dry cells, batteries, etc. has been increasing. These ICs are required to have low power consumption (low current) and miniaturization. For this reason, there is a demand for a hysteresis circuit built into an IC to have a lower current during operation and a smaller pattern area.
第５図は従来のヒステリシス回路の一例を示す図である
。同図に示されるように、従来のヒステリシス回路は、
差動増幅器ｃｏｍｐを構成するトランジスタＱｌｌ〜Ｑ
ＩＳ並びに抵抗器ＲＩＩ＋ＲＩ□、および。FIG. 5 is a diagram showing an example of a conventional hysteresis circuit. As shown in the figure, the conventional hysteresis circuit is
Transistors Qll to Q that constitute the differential amplifier comp
IS and resistors RII+RI□, and.
トランジスタＱ１６並びに抵抗器ＲＬを備えている。It includes a transistor Q16 and a resistor RL.
ここで、ヒステリシス回路は、例えば、バッテリー等で
使用されるワードプロセッサやコンピュータ等のＩＣに
内蔵され、該バッテリー等の電圧が所定レベル以下にな
った場合に、そのときの内容を保持させるためにアラー
ム信号を発生したり、また、電源で使用される場合に通
常の動作に復帰させる等に利用されている。Here, the hysteresis circuit is built in, for example, an IC used in a word processor or computer used in a battery, etc., and is used to generate an alarm in order to maintain the contents at that time when the voltage of the battery, etc. falls below a predetermined level. It is used to generate signals, and to return to normal operation when used as a power supply.
この第５図の従来のヒステリシス回路では、差動増幅器
ｃｏｍｐの入力電圧ＶｒｅｆおよびＶｉｎのレベルが、
Ｖｒｅｆ＞Ｖｉｎのときに、トランジスタＱＩ５がオン
して電流Ｌｚが流れ、トランジスタＱＩ４のエミッタ電
位ｖＡが上昇するようになっている。そして、トランジ
スタＱＩ４のエミッタ電位の差によってヒステリシスを
形成するようになっている。In the conventional hysteresis circuit shown in FIG. 5, the levels of the input voltages Vref and Vin of the differential amplifier comp are as follows.
When Vref>Vin, transistor QI5 is turned on, current Lz flows, and emitter potential vA of transistor QI4 rises. Hysteresis is formed by the difference in emitter potential of the transistor QI4.
すなわち、第５図のヒステリシス回路は、トランジスタ
Ω１．に流れる電流１１２およびトランジスタＱＩ４の
エミツタと接地間に設けられた抵抗器Ｒ，□によって、
ヒステリシス特性を規定するようになっている。That is, the hysteresis circuit of FIG. 5 consists of transistors Ω1. Due to the current 112 flowing through the transistor QI4 and the resistor R,
It is designed to define hysteresis characteristics.
上述した第５図に示す従来のヒステリシス回路は、差動
増幅器ｃｏｍｐの入力電圧Ｖｉｎがその基準入力電圧Ｖ
ｒｅｆに対してどのような状態であっても、電流１．□
が流れている。すなわち、電流１１２は、Ｖｒｅｆ＞Ｖ
ｉｎのときだけでなく、常に、流れているため、このよ
うなヒステリシス回路を内蔵したＩＣの消費電流（消費
電力）を低減するための障害となっていた。また、回路
のヒステリシス幅を大きくしようとする場合には、電流
Ｌｘを大きくするか、或いは、抵抗器Ｒ，□を大きくし
なければならない。従って、消費電力をさらに大きくす
るか、或いは、パターンの占有面積を大きくせざるを得
ないことになる。In the conventional hysteresis circuit shown in FIG. 5 described above, the input voltage Vin of the differential amplifier comp is set to its reference input voltage V.
Under any condition relative to ref, the current 1. □
is flowing. That is, the current 112 is Vref>V
Since the current flows not only when the hysteresis circuit is in, but also when the current is in, it has become an obstacle to reducing the current consumption (power consumption) of an IC incorporating such a hysteresis circuit. Furthermore, if the hysteresis width of the circuit is to be increased, the current Lx must be increased or the resistors R and □ must be increased. Therefore, it is necessary to further increase power consumption or to increase the area occupied by the pattern.
本発明は、上述した従来のヒステリシス回路が有する課
題に鑑み、消費電力を減少させると共に、占有面積を低
減することを目的とする。In view of the problems of the conventional hysteresis circuit described above, the present invention aims to reduce power consumption and occupy area.
第１図は本発明に係るヒステリシス回路の原理構成を示
す図である。FIG. 1 is a diagram showing the basic configuration of a hysteresis circuit according to the present invention.
本発明によれば、第１の基準電圧ＶＲＩが供給された第
１のスイッチング回路ＳＷＩと、該第１の基準電圧ＶＲ
Ｉとは異なる第２の基準電圧ＶＲ２が供給された第２の
スイッチング回路ＳＷ２と、前記第１および第２のスイ
ッチング回路ＳＷＩ 、 ＳＷ２の出力がその基準入力
電圧νＲＥＦとして供給された差動増幅回路ＣＯＭＰと
、前記第１および第２のスイッチング回路ＳＷＩ 、
ＳＷ２を前記差動増幅回路ＣＯＭＰの出力論理に応じて
選択する選択信号発生回路ＩＮν１，１ＮＶ２とを具備
し、前記差動増幅回路の基準入力電圧ＶＲＥＦを、該選
択信号により前記第１および第２の基準電圧ＶＲＩ 、
ＶＲ２の一方に選択することによってヒステリシスを
持たせるようにしたことを特徴とするヒステリシス回路
が提供される。According to the present invention, the first switching circuit SWI to which the first reference voltage VRI is supplied;
a second switching circuit SW2 supplied with a second reference voltage VR2 different from I; and a differential amplifier circuit supplied with the outputs of the first and second switching circuits SWI and SW2 as its reference input voltage νREF. COMP, the first and second switching circuits SWI,
Selection signal generation circuits INν1 and 1NV2 select SW2 according to the output logic of the differential amplifier circuit COMP, and the reference input voltage VREF of the differential amplifier circuit is set to Reference voltage VRI,
A hysteresis circuit is provided in which hysteresis is provided by selecting one of VR2.
本発明のヒステリシス回路によれば、選択信号発生回路
ＩＮＶＩ、ＩＮＶ２が差動増幅回路ＣＯＭＰの出力論理
に応じて、第１のスイッチング回路ＳＷＩまたは第２の
スイッチング回路ＳＷ２の一方を選択する。According to the hysteresis circuit of the present invention, the selection signal generation circuits INVI and INV2 select either the first switching circuit SWI or the second switching circuit SW2 according to the output logic of the differential amplifier circuit COMP.
そして、第１のスイッチング回路ＳＷＩに供給された第
１の基準電圧ＶＲＩまたは第２のスイッチング回路ＳＷ
２に供給された第２の基準電圧ＶＲ２の一方が差動増幅
回路の基準入力電圧ＶＲＥＦに供給され、二の基準入力
電圧ＶＲＥＦと差動増幅回路（ヒステリシス回路）の入
力電圧ＶＩＮとが差動増幅される。The first reference voltage VRI supplied to the first switching circuit SWI or the second switching circuit SW
One of the second reference voltages VR2 supplied to the second reference voltage VR2 is supplied to the reference input voltage VREF of the differential amplifier circuit, and the second reference input voltage VREF and the input voltage VIN of the differential amplifier circuit (hysteresis circuit) are differentially connected. amplified.
これによって、回路にヒステリシス特性を持たせること
ができ、消費電力を減少させると共に、占有面積も低減
することができる。また、回路のヒステリシス幅（ヒス
テリシス特性）は、第１および第２の基準電圧ＶＲＩ、
ＶＲ２に応じて規定されることになるため、必要に応じ
て簡単にヒステリシス特性を変化させることができる。This allows the circuit to have hysteresis characteristics, reducing power consumption and occupying area. In addition, the hysteresis width (hysteresis characteristic) of the circuit is determined by the first and second reference voltages VRI,
Since it is defined according to VR2, the hysteresis characteristic can be easily changed as necessary.
［実施例］
以下、図面を参照して本発明に係るヒステリシス回路の
一実施例を説明する。[Embodiment] Hereinafter, an embodiment of a hysteresis circuit according to the present invention will be described with reference to the drawings.
第２図は本発明のヒステリシス回路の一実施例を示す図
である。同図に示されるように、本実施例のヒステリシ
ス回路は、トランスファーゲート（スイッチング回路）
ＳＷＩ、ＳＷ２． コンパレータ（差動増幅回路）ＣＯ
ＭＰ、イアバー タＩＮＶＩ、 ＩＮＶ２． ＩＮＶ３
および抵抗器Ｒ＋、Ｒｚを備えている。FIG. 2 is a diagram showing an embodiment of the hysteresis circuit of the present invention. As shown in the figure, the hysteresis circuit of this embodiment is a transfer gate (switching circuit)
SWI, SW2. Comparator (differential amplifier circuit) CO
MP, inverter INVI, INV2. INV3
and resistors R+ and Rz.
第１のトランスファーゲートＳＷＩ は、Ｐ型およびＮ
型ＭＯＳトランジスタ旧およびＲ２で構成され、その入
力には、基準電圧Ｖ、に等しい第１の基準電圧ＶＲＩが
供給され、その出力は、コンパレータＣＯＭＰの基準入
力電圧ＶＲＥＦとして該コンパレータＣＯＭＰ内のトラ
ンジスタロ、のベースに供給されている。また、第２の
トランスファーゲートＳ−２は、Ｐ型およびＮ型ＭＯＳ
）ランジスタＭ３および旧で構成され、その入力には
、基準電圧Ｖ、を抵抗器Ｒ１およびＲ２で分圧した値に
対応した第２の基準電圧ＶＲ２が供給され、その出力は
、トランスファーゲートＳＷＩの出力と同様に、トラン
ジスタＱ１のベースに供給されている。ここで、第１の
基準電圧ＶＲＩと第２の基準電圧ＶＲ２との関係は、
ＶＲＩ＞ＶＨ２，ＶＲ２＝（Ｒｚ／（Ｒ＋＋Ｒｚ））
Ｖ＋ｔ’ある。また、基準電圧Ｖ、は、■Ｃ内の基準電
圧発生回路によって得られるものである。The first transfer gate SWI is of P type and N type.
type MOS transistors old and R2, its input is supplied with a first reference voltage VRI equal to the reference voltage V, and its output is applied to the transistor R2 in the comparator COMP as the reference input voltage VREF of the comparator COMP. , is supplied to the base of. Further, the second transfer gate S-2 includes P-type and N-type MOS
), its input is supplied with a second reference voltage VR2 corresponding to the value obtained by dividing the reference voltage V by resistors R1 and R2, and its output is the voltage of the transfer gate SWI. Like the output, it is supplied to the base of transistor Q1. Here, the relationship between the first reference voltage VRI and the second reference voltage VR2 is as follows:
VRI>VH2, VR2=(Rz/(R++Rz))
There is V+t'. Further, the reference voltage V is obtained by the reference voltage generation circuit in ①C.
コンパレータＣＯＭＰは、トランジスタＱ ｔ ””’
Ｑ ｓで構成され、トランジスタＱ２のベースが入力
（ヒステリシス回路の入力）で、トランジスタＱ５のコ
レクタがコンパレータＣＯＭＰの出力■となっている。The comparator COMP is a transistor Q t ""'
The base of the transistor Q2 is the input (input of the hysteresis circuit), and the collector of the transistor Q5 is the output of the comparator COMP.
コンパレータＣＯＭＰの出力■は、それぞれがＰ型およ
びＮ型ＭＯＳ ）ランジスタＭ５．Ｍ６； Ｍ７．Ｍ８
； Ｍ９．ＭＩＯで構成された三段のインバータＩＮＶ
１．ＩＮＶ２． ＩＮ３で順次反転され、出力（ヒステ
リシス回路の出力）ＶＯＩＩＴから取り出されるように
なされている。ここで、インバータＩＮν１およびＩＮ
ν２は、２つのトランスファーゲートＳＷ１． 、 Ｓ
Ｗ２をコンパレータＣＯ？ＩＰの出力論理に応して選択
するための選択信号発生回路であり、また、インバータ
ＩＮＶ３は、出力信号の波形を整形して論理を整えるた
めのＣＭＯＳインバータ回路である。The outputs of the comparator COMP are connected to P-type and N-type MOS) transistors M5. M6; M7. M8
; M9. Three-stage inverter INV composed of MIO
1. INV2. The signals are sequentially inverted at IN3 and taken out from the output (output of the hysteresis circuit) VOIIT. Here, inverters INν1 and IN
ν2 represents two transfer gates SW1. , S
W2 as comparator CO? The inverter INV3 is a selection signal generation circuit for selecting according to the output logic of the IP, and the inverter INV3 is a CMOS inverter circuit for shaping the waveform of the output signal to adjust the logic.
トランスファーゲート外１において、Ｐ型ＭＯＳトラン
ジスタ旧のゲートにはインバータＩＮν２の出力■が供
給され、Ｎ型？’ｌＯ５ｌ−ランジスタＭ２のゲートに
はインバータＩＮＶＩの出力■が供給されている。Outside the transfer gate 1, the output ■ of the inverter INν2 is supplied to the gate of the old P-type MOS transistor, and the output ■ of the inverter INν2 is supplied to the gate of the old P-type MOS transistor, and the output ■ of the inverter INν2 is supplied to the gate of the old P-type MOS transistor. 'lO5l--The output ■ of the inverter INVI is supplied to the gate of the transistor M2.
また、トランスファーゲート籏２において、Ｐ型ＭＯ５
トランジスタｌ′１３のゲートにはインバータＩＮＶＩ
の出力■が供給され、Ｎ型ＭＯＳ ）ランジスタ旧のゲ
ートにはインバータＩＮＶ２の出力■が供給されている
。これにより、コンパレータＣＯＭＰの出力■のレベル
に応じて、一方のトランスファーゲートが選択され、第
１の基準電圧ＶＲＩまたは第２の基準電圧Ｖ）Ｒ２の一
方がコンパレータＣＯ？ｌＰの基準入力電圧ＶＲＥＦと
してトランジスタロ、のベースに供給されることになる
。In addition, in the transfer gate 2, P-type MO5
An inverter INVI is connected to the gate of transistor l'13.
The output (2) of the inverter INV2 is supplied to the gate of the N-type MOS transistor (2). As a result, one of the transfer gates is selected according to the level of the output (2) of the comparator COMP, and one of the first reference voltage VRI or the second reference voltage V)R2 is set to the comparator CO? It will be supplied to the base of the transistor RO as the reference input voltage VREF of 1P.
このように、本実施例のヒステリシス回路は、ＣＭＯＳ
トランジスタを使用して、コンパレータＣＯＭＰの出力
論理を得て、この論理信号によって２つのトランスファ
ーゲートＳＷＩ 、 ＳＷ２の一方を動作させ、コンパ
レータの基準入力電圧νＲＥＦを変化させてヒステリシ
ス特性を持たせるようになされている。In this way, the hysteresis circuit of this embodiment is a CMOS
A transistor is used to obtain the output logic of the comparator COMP, and this logic signal operates one of the two transfer gates SWI and SW2 to change the reference input voltage νREF of the comparator to provide hysteresis characteristics. ing.
次に、第２図のヒステリシス回路の動作をヒステリシス
回路の入力電圧ＶＩＮと第１および第２の基準電圧ＶＲ
ＩおよびＶＨ２との関係に対応させて説明する。Next, the operation of the hysteresis circuit in FIG. 2 will be explained using the input voltage VIN of the hysteresis circuit and the first and second reference voltages VR.
This will be explained in relation to the relationship between I and VH2.
第３図は第２図のヒステリシス回路における論理を示す
図であり、第４図は第２図のヒステリシス回路における
動作曲線を示す図である。3 is a diagram showing the logic in the hysteresis circuit of FIG. 2, and FIG. 4 is a diagram showing the operating curve of the hysteresis circuit of FIG. 2.
まず、 ＶＲＩ＞ＶＨ２＞ＶＩＮ（７）時、コンパレー
タＣＯＭＰ（７）出力（電圧）■が低レベル（Ｌ）、イ
ンバータＩＮＶＩの出力（電圧）■が高レベル（Ｈ）、
そして、インバータＩＮＶ２の出力（電圧）■が低レベ
ルとなるので、トランスファーゲートＳＷＩはスイッチ
・オン、トランスファーゲートＳＷ２はスイッチ・オフ
となって、コンパレータの基準側入力電圧ＶＲＥＦ ＝
ＶＲＩとなる。この時、ヒステリシス回路の出力（電
圧）ＶＯＵＴは高レベル（Ｈ）となる。次にＶＩＮ＞Ｖ
ＲＩ＞ＶＨ２（７）時、コンパレータＣＯＭＰの出力論
理は反転し、コンパレータＣＯ？ＩＰの出力電圧■が高
レベル、インバータＩＮＶＩの出力電圧■が低レベル、
そして、インバータＩＮＶ２の出力電圧■が高レベルと
なるので、ヒステリシス回路の出力電圧ＶＯＵＴは、低
レベルに切り換わる。すなわち、ヒステリシス回路の入
力電圧ＶＩＮが上昇する場合のスレッショルド電圧はＶ
ＲＩである。このとき、トランスファーゲートＳＷＩは
スイッチ・オフ、トランスファーゲートＳＷ２はスイッ
チ・オンとなって、コンパレータの基準側入力電圧ＶＲ
ＥＦもＶＨ２に切り換わる。First, when VRI>VH2>VIN (7), comparator COMP (7) output (voltage) ■ is low level (L), inverter INVI output (voltage) ■ is high level (H),
Then, the output (voltage) ■ of the inverter INV2 becomes a low level, so the transfer gate SWI is switched on, the transfer gate SW2 is switched off, and the reference side input voltage of the comparator VREF =
It becomes VRI. At this time, the output (voltage) VOUT of the hysteresis circuit becomes high level (H). Next, VIN>V
When RI>VH2 (7), the output logic of comparator COMP is inverted, and comparator CO? IP output voltage ■ is high level, inverter INVI output voltage ■ is low level,
Then, since the output voltage (2) of the inverter INV2 becomes a high level, the output voltage VOUT of the hysteresis circuit switches to a low level. In other words, when the input voltage VIN of the hysteresis circuit increases, the threshold voltage is V
It is RI. At this time, transfer gate SWI is switched off, transfer gate SW2 is switched on, and the reference side input voltage VR of the comparator is
EF also switches to VH2.
逆に、ＶＩＮがＶＲＩから下がり始めてＶＨ２の電圧よ
り下がると、再びコンパレータの論理が反転し、コンパ
レータＣＯＭＰの出力電圧■が低レベル、インバータＩ
ＮＶＩの出力電圧■が高レベル、そして、インバータＩ
ＮＶ２の出力電圧■が低レベルに切り換わる。すなわち
、ヒステリシス回路の入力電圧ＶＩＮが下降する場合の
スレッショルド電圧はＶＨ２となる。このとき、トラン
スファーゲートＳＷＩがスイッチ・オン、トランスファ
ーゲートＳＷ２はスイッチ・オフとなって、コンパレー
タの基準側入力電圧ＶＲＥＦもＶＲＩとなり初期条件に
戻る。Conversely, when VIN starts to fall from VRI and drops below the voltage of VH2, the logic of the comparator is inverted again, and the output voltage of comparator COMP becomes low level, and the inverter I
NVI output voltage ■ is high level, and inverter I
The output voltage ■ of NV2 switches to a low level. That is, the threshold voltage when the input voltage VIN of the hysteresis circuit decreases is VH2. At this time, the transfer gate SWI is switched on, the transfer gate SW2 is switched off, and the reference side input voltage VREF of the comparator also becomes VRI, returning to the initial condition.
このように、入力電圧ＶＩＮが上昇する時と下降する時
で異なるスレッショルド電圧を持つすなわちヒステリシ
スを持つ回路を構成することができる。ここで、ヒステ
リシス幅は２つの基準電圧ＶＲＩおよびＶＨ２の差とな
るので、第２の基準電圧νＲ２の電位を抵抗Ｒ１および
Ｒ２を変化させるだけで任意に設定することができる。In this way, it is possible to configure a circuit that has different threshold voltages when the input voltage VIN rises and falls, that is, has hysteresis. Here, since the hysteresis width is the difference between the two reference voltages VRI and VH2, the potential of the second reference voltage νR2 can be arbitrarily set by simply changing the resistors R1 and R2.
以上のように、本実施例のヒステリシス回路は、従来の
トランジスタと抵抗器で構成されていたものから、ＣＭ
ＯＳインバータとＣＭＯＳアナログスイッチ（トランス
ファーゲート）にすることにより、ヒステリシス回路に
おける消費電流を軽減することができ、また、従来のヒ
ステリシス回路に比して占有面積を低減することができ
、ＩＣ全体のチップ面積を小さくして小型化することが
できるという利点がある。さらに、ヒステリシス幅を決
めているのが単に抵抗の比のみであるため、容易にその
設定（ヒステリシス特性）を変更す゛ることかできると
いう利点もある。As described above, the hysteresis circuit of this embodiment is different from the conventional one composed of transistors and resistors to the CM
By using an OS inverter and a CMOS analog switch (transfer gate), the current consumption in the hysteresis circuit can be reduced, and the area occupied can be reduced compared to the conventional hysteresis circuit. There is an advantage that the area can be reduced and the size can be reduced. Furthermore, since the hysteresis width is determined only by the resistance ratio, there is an advantage that the setting (hysteresis characteristic) can be easily changed.
以上、詳述したように、本発明のヒステリシス回路によ
れば、第１のスイッチング回路に供給された第１の基準
電圧または第２のスイッチング回路に供給された第２の
基準電圧の一方が差動増幅回路の出力論理に応じて該差
動増幅回路の基準入力電圧として供給され、この基準入
力電圧と入力電圧とが差動増幅され、従来のように常に
電流を流して置く必要がなく、また、大きな抵抗器も必
要としない。これによって、回路の消費電力を減少させ
ると共に、占有面積を低減することができる。さらに、
第１および第２の基準電圧を変化させることにより、簡
単にヒステリシス特性を変化させることができる。As described above in detail, according to the hysteresis circuit of the present invention, either the first reference voltage supplied to the first switching circuit or the second reference voltage supplied to the second switching circuit is It is supplied as a reference input voltage to the differential amplifier circuit according to the output logic of the dynamic amplifier circuit, and this reference input voltage and the input voltage are differentially amplified, and there is no need to constantly keep current flowing as in the conventional case. Also, large resistors are not required. This allows the power consumption of the circuit to be reduced and the occupied area to be reduced. moreover,
By changing the first and second reference voltages, the hysteresis characteristics can be easily changed.
第１図は本発明に係るヒステリシス回路の原理構成を示
す図、
第２図は本発明のヒステリシス回路の一実施例を示す図
、
第３図は第２図のヒステリシス回路における論理を示す
図、
第４図は第２図のヒステリシス回路における動作曲線を
示す図、
第５図は従来のヒステリシス回路の一例を示す図である
。
（符号の説明）
ＣＯＭＰ・・・差動増幅器、
ＩＮＶＩ 、 ＩＮＶ２・・・選択信号発生回路（イン
バータ回路）
ＩＮＶ３・・・インバータ回路、
ＳＷＩ・・・第１のスイッチング回路、ＳＷ２・・・第
２のスイッチング回路、ＶＩＮ・・・ヒステリシス回路
の入力電圧、ＶＯｔｌＴ・・・ヒステリシス回路の出力
電圧、ＶＲＩ−・・第１の基準電圧、
ＶＲ２・・・第２の基準電圧、
ＶＲＥＦ・・・差動増幅器の基準入力電圧。FIG. 1 is a diagram showing the principle configuration of a hysteresis circuit according to the present invention, FIG. 2 is a diagram showing an embodiment of the hysteresis circuit of the present invention, and FIG. 3 is a diagram showing the logic in the hysteresis circuit of FIG. 2. FIG. 4 is a diagram showing an operating curve in the hysteresis circuit of FIG. 2, and FIG. 5 is a diagram showing an example of a conventional hysteresis circuit. (Explanation of symbols) COMP... Differential amplifier, INVI, INV2... Selection signal generation circuit (inverter circuit) INV3... Inverter circuit, SWI... First switching circuit, SW2... Second switching circuit, VIN...input voltage of hysteresis circuit, VOtlT...output voltage of hysteresis circuit, VRI-...first reference voltage, VR2...second reference voltage, VREF...differential Amplifier reference input voltage.
Claims (1)
ッチング回路（ＳＷ１）と、 該第１の基準電圧とは異なる第２の基準電圧（ＶＲ２）
が供給された第２のスイッチング回路（ＳＷ２）と、 前記第１および第２のスイッチング回路の出力がその基
準入力電圧（ＶＲＥＦ）として供給された差動増幅回路
（ＣＯＭＰ）と、 前記第１および第２のスイッチング回路を前記差動増幅
回路の出力論理に応じて選択する選択信号発生回路（Ｉ
ＮＶ１、ＩＮＶ２）とを具備し、前記差動増幅回路の基
準入力電圧を、該選択信号により前記第１および第２の
基準電圧の一方に選択することによってヒステリシスを
持たせるようにしたことを特徴とするヒステリシス回路
。[Claims] 1. A first switching circuit (SW1) supplied with a first reference voltage (VR1), and a second reference voltage (VR2) different from the first reference voltage.
a second switching circuit (SW2) to which the first and second switching circuits are supplied; a differential amplifier circuit (COMP) to which the outputs of the first and second switching circuits are supplied as its reference input voltage (VREF); A selection signal generation circuit (I) that selects the second switching circuit according to the output logic of the differential amplifier circuit
NV1, INV2), and hysteresis is provided by selecting the reference input voltage of the differential amplifier circuit to one of the first and second reference voltages using the selection signal. hysteresis circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7868490A JPH03280616A (en) | 1990-03-29 | 1990-03-29 | Hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7868490A JPH03280616A (en) | 1990-03-29 | 1990-03-29 | Hysteresis circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280616A true JPH03280616A (en) | 1991-12-11 |
Family
ID=13668700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7868490A Pending JPH03280616A (en) | 1990-03-29 | 1990-03-29 | Hysteresis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280616A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259130A (en) * | 2006-03-23 | 2007-10-04 | Ricoh Co Ltd | Hysteresis inverter circuit |
| JP2008103995A (en) * | 2006-10-19 | 2008-05-01 | Denso Corp | Comparator circuit with hysteresis |
| JP2015070527A (en) * | 2013-09-30 | 2015-04-13 | セイコーＮｐｃ株式会社 | Hysteresis comparator circuit |
| JP2016532980A (en) * | 2013-09-09 | 2016-10-20 | テキサス インスツルメンツ インコーポレイテッド | Intrinsic comparator delay for output clamping circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817720A (en) * | 1981-07-23 | 1983-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Signal detecting circuit |
| JPH01181220A (en) * | 1988-01-14 | 1989-07-19 | Nec Corp | Voltage comparison circuit |
-
1990
- 1990-03-29 JP JP7868490A patent/JPH03280616A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817720A (en) * | 1981-07-23 | 1983-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Signal detecting circuit |
| JPH01181220A (en) * | 1988-01-14 | 1989-07-19 | Nec Corp | Voltage comparison circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259130A (en) * | 2006-03-23 | 2007-10-04 | Ricoh Co Ltd | Hysteresis inverter circuit |
| JP2008103995A (en) * | 2006-10-19 | 2008-05-01 | Denso Corp | Comparator circuit with hysteresis |
| JP2016532980A (en) * | 2013-09-09 | 2016-10-20 | テキサス インスツルメンツ インコーポレイテッド | Intrinsic comparator delay for output clamping circuit |
| JP2015070527A (en) * | 2013-09-30 | 2015-04-13 | セイコーＮｐｃ株式会社 | Hysteresis comparator circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3773718B2 (en) | Semiconductor integrated circuit | |
| JP5171908B2 (en) | Power circuit | |
| JP4217497B2 (en) | Constant voltage circuit | |
| US5581506A (en) | Level-shifter, semiconductor integrated circuit, and control methods thereof | |
| JPH03201818A (en) | Comparing circuit | |
| US6411554B1 (en) | High voltage switch circuit having transistors and semiconductor memory device provided with the same | |
| JP2001147726A (en) | Voltage regulator | |
| JPH03280616A (en) | Hysteresis circuit | |
| JPH11161352A (en) | Partially temperature-corrected low-noise voltage reference | |
| JP3067903B2 (en) | Analog / digital converter | |
| JP4315724B2 (en) | Start-up circuit of band gap type reference voltage circuit | |
| JP3262103B2 (en) | Semiconductor device having internal power supply circuit | |
| JP3540946B2 (en) | Voltage detection circuit | |
| JP2004266809A (en) | Operational amplifier circuit, overheat detection circuit, and comparator circuit | |
| JPH0338925A (en) | Digital/analog converter | |
| US7157946B2 (en) | Chopper comparator circuit | |
| JP3471256B2 (en) | A / D converter | |
| JP3173486B2 (en) | Digital CMOS circuit | |
| JPH0897694A (en) | Reset pulse generation circuit | |
| JPH0774638A (en) | A/d converter | |
| JPH0668521B2 (en) | Power supply voltage detection circuit | |
| JP2705085B2 (en) | Decoder test circuit | |
| JPS61122787A (en) | Function generating circuit | |
| JP2584137Y2 (en) | ECL circuit with power consumption control | |
| JP2914011B2 (en) | Current switch circuit |