JPH03270541A - 受信データ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 一定時間の間が同一内容となるデータを非同期にて受信
する際に、該受信データの信頼性を向上させる為の保護
回路に関し、 送られて（るデータを２回以上にわたってサンプリング
して記憶し、各々の記憶データの比較を行って偶発的な
故障によるデータの誤りを発見して受信データの信頼性
を向上させることを目的とし、 フレーム構成にて常時送られてくるデータの受信におい
て、該受信データの１フレームごとの選択を行い、奇数
フレームデータと偶数フレームデ−夕とに区分して出力
する選択回路と、前記選択回路からの（２ｍ−１）番目
（ｍ＝１１２．３　・・・ｋの正の整数）の奇数フレー
ムデータのみを記憶する第一メモリと、前記選択回路か
らの２ｍ番目（ｍ＝１．２．３　　・・・ｋの正の整数
）の偶数フレームデータのみを記憶する第二メモリと、
前記第一メモリが記憶しいる（２ｍ−１）番目の奇数フ
レームデータと前記第二メモリが記憶した２ｍ番目の偶
数フレームデータとの比較および前記第二メモリが記憶
した２ｍ番目の偶数フレームデータと前記第一メモリが
記憶しいる（２ｍ＋１）番目の奇数フレームデータとの
比較を行う比較回路を設け、該比較回路における比較結
果が一致したときのみ受信データの取り込みを行うよう
に構成する。

〔産業上の利用分野〕

本発明は、一定時間の間が同一内容となるデータを非同
期にて受信する際に、該受信データの信頼性を向上させ
る為の保護回路に関する。

〔従来の技術〕

第４図は従来の一実施例の構成を示す図であり、入力す
るデータが４個の例である。図中、３１−１〜３１−４
及び３２．３３．３４は送信側の回路を示し、３１−１
〜３１−４は第一の送信バッファメモリー第四の送信バ
ッファメモリ、３２はパリティ演算回路、３３はパリテ
ィバッファメモリ、３４は直列／並列変換回路である。

また３５は伝送路である。なお３６と３７−１〜３７−
ｎは受信側の回路を示し、３６は並列／直列変換回路、
３７−１〜３７−ｎは第一の受信バッファメモリー第ｎ
の受信バッファメモリである。

第一データル第四データは、成る状態監視した結果によ
り得られた８ビツトからなる直列データであり、一定時
間（例えば約１〜２秒）の間において一定値を維持する
データである。なおこの第一データル第四データの４つ
のデータによりｌフレームを構成する。

この第一データル第四データを１フレームとする入力デ
ータは、各々のバッファメモリである第一の送信バッフ
ァメモリ３１−１〜第四の送信バッファメモリ３Ｉ−４
に記憶される。またパリティ演算回路３２では、第一デ
ータル第四データのデータを集めてパリティ演算をし、
該結果が１′の時には°“１″をパリティバッファメモ
リ３３に書き込み、かつ直列／並列変換回路３４に対し
パリティ　“ｌ′を出力する。また該演算結果が“Ｏ′
ならば、該演算結果の“Ｏ”をパリティバッファメモリ
３３に書き込み、のち直列／並列変換回路３４に対しパ
リティ　“０”を出力する。直列／並列変換回路３４で
は、１フレームの１／４周期ごとに出力される読み出し
クロックにて第一の送信バッファメモリ３１−■〜第四
の送信バッファメモリ３１−４を読み出しを行って入力
する直列データを並列データに変換し、最終ビットにパ
リティバッファメモリ３３からのパリティビットを付加
して伝送路３５上に送出する。

なお伝送路３５上には、クロック、該クロックと同一周
期の第一データル第四データのデータの４つのデータ、
及び４クロツクで１フレームとなるフレームクロックが
乗せられて伝送される。

受信側では、伝送路３５上からの４並列の受信データを
並列／直列変換回路３６にて直列データに変換して記憶
し、並列／直列変換回路３６よりの書き込みクロックで
記憶したそれぞれのデータを読み出して第一の受信バッ
ファメモリ３７−１〜第四の受信バッファメモリ３７−
４に書き込み受信する。

上記したように従来方式では、常時送られてくる該デー
タはそのまま送信側および受信側に取り込みを行ってい
た。このため受信側にてパリティ判定をしない場合は、
送信側や伝送路の障害のために間違ったデータが送られ
てきても判断せずに取り込んでしまう不都合を生し、ま
た受信側で送信信号の中のパリティビットを判断する回
路を設けてチエツクする方式をとっても、やはり伝送路
障害によるエラーの検出は出来るがパリティビット挿入
前のエラーの検出はできない。又、エラー検出判断値が
２値しかないため偶数ビットのエラーの場合は障害が検
出できなくなる。

〔発明が解決しようとする課題〕

従って、常時送られてくるデータをそのまま取り込みを
行っており、このため送信側や伝送路の障害のため間違
ったデータが送られてきても判断せずに取り込んでしま
う不都合を生じ、また送信信号の中にパリティピットを
判断する回路を設けてチエツクしたとしても、やはり伝
送路障害によるエラーの検出は出来ず、なおエラー検出
判断値が２値しか無いため偶数ビットエラーの場合に障
害が検出できなくなるという問題がある。

本発明は、送られてくるデータを２回以上にわたってサ
ンプリングして記憶し、各々の記憶データの比較を行っ
て偶発的な故障によるデータの誤りを発見して受信デー
タの信頼性を向上させることを目的とする。

〔課題を解決するための手段〕

本発明は、フレーム構成にて常時送られてくるデータの
受信において、該受信データの１フレームごとの選択を
行い、奇数フレームデータと偶数フレームデータとに区
分して出力する選択回路１１と、前記選択回路１１から
の（２ｍ−１）番目（ｍ＝１．２．３　　・・・ｋの正
の整数）の奇数フレームデータのみを記憶する第一メモ
リ１２と、前記選択回路１１からの２ｍ番目（ｍ＝１．
２．３　　・−・ｋの正の整数）の偶数フレームデータ
のみを記憶する第二メモリ１３と、前記第一メモリ１２
が記憶しいる（２ｍ−１）番目の奇数フレームデータと
前記第二メモリ１３が記憶した２ｍ番目の偶数フレーム
データとの比較および前記第二メモリ１３が記憶した２
ｍ番目の偶数フレームデータと前記第一メモリ１２が記
憶しいる（２ｍ＋１）番目の奇数フレームデータとの比
較を行う比較回路１４を設け、該比較回路１４における
比較結果が一致したときのみ受信データの取り込みを行
う構成とするものである。

〔作　用〕

本発明では第１図に示す構成において、選択回路１１に
おいて該受信データの１フレームごとの選択を行い、奇
数フレームデータと偶数フレームデータに区分して出力
するようにし、かつ前記選択回路１１から出力する（２
ｍ−１）番目（ｍ＝１．２゜３　・・・ｋの正の整数）
の奇数フレームデータを第一メモリ１２に記憶し、また
前記選択回路１１から出力する２ｍ番目（ｍ＝１．２．
３　　・・・ｋの正の整数）の偶数フレームデータは第
二メモリ１３に記憶するようにしている。

従って、比較回路１４において前記第一メモリ１２の記
憶データと第二メモリ１３の記憶データとの比較を行い
、該比較結果が一致したときのみ受信データの取り込み
行うようにして偶発的な故障によるデータの誤りを発見
し、受信データの信頼性の向上を可能にしている。

〔実　施　例〕

第２図は本発明の一実施例の構成を示す図であり、本発
明の回路を受信側の入力段に設けた例である。図中、３
４と３５および３６は第４図の従来例の回路と同一であ
り、３４は送信側に設けた直列／並列変換回路、３５は
伝送路、また３６は受信側に設けた並列／直列変換回路
である。また１１〜１４は本発明の回路であり、１１は
選択回路、１２は第一メモリ、１３は第二メモリ、１４
は比較回路である。

複数の入力データを直列／並列変換回路３４に加えられ
、送信側から伝送路３５に送出された並列のデータはフ
レームクロックと共に伝送路３５を介して受信側で受信
される。受信側の入力段側に、フレームクロックにて伝
送されてきたデータを交互に第一メモリ１２と第二メモ
リ１３に書き込む選択回路１１を設け、例えば受信デー
タの第１フレームがまず第一メモリ１２に書き込まれる
ならば、次の第２フレーム目のデータを第二メモリ１３
に書き込み、更につぎの第３フレーム目のデータを第一
メモリ１２に書き込み、以下交互に第二メモリ１３と第
一メモリ１２に書き込んでいく。このようにして第一メ
モリ１２と第二メモリ１３に書き込みが終了すると、第
一メモリ１２と第二メモリ１３の内容を比較回路１４に
出力して比較し、例えば第一フレームデータと第二フレ
ームデータの比較、次に第二フレームデータと第三フレ
ームデータの比較、第三フレームデータと第四フレーム
データの比較、・・・とをそれぞれ行い、一致したとき
のみ後段の並列／直列変換回路３６に取り込み、出力デ
ータとして送出する。

また、第３図は本発明の他の実施例の槽底を示す図であ
り、本発明の回路を送信側の出力段に設けた例である。

図中、２１はアナログ／ディジタル変換回路、２２は表
示制御・出力回路、２３は表示部である。なお、３１−
１〜３１−３は３桁データの記憶するためのバッファメ
モリであり、３１−１は第一の送信バッファメモリ、３
１−２は第二の送信バッファメモリ、３１−３は第三の
送信バッファメモリである。

また１１〜１４は本発明の回路であり、１１は選択回路
、１２は第一メモリ、１３は第二メモリ、１４は比較回
路である。

本回路では、例えば状態測定して得られたアナログな電
圧値はアナログ／ディジタル変換回路２１においてディ
ジタル値に変換され、表示制御・出力回路２２において
制御されて表示部２３に表示され、かつ第一の送信バッ
ファメモリ３１−１には人力した電圧値の３桁値を書き
込み、第二の送信バッファメモリ３１−２には２桁値を
書き込み、また第三〇送信バッファメモリ３１−３には
１桁値を書き込みするするを常時行っている。図示の例
は、人力した電圧値が１９９Ｖの場合である。なお並列
／直列変換回路３４は１フレームごとに第一の送信バッ
ファメモ１７３１−１、第二の送信バッファメモリ３１
−２、及び第三の送信バッファメモリ３１−３に読み出
しクロックを送って書き込みされた記憶データの読み出
しを行い、読み出しされた該送信出力を本発明の回路の
選択回路１１〜比較回路１４に送る。なおこの読み出し
を行っている時、即ち例えば人力した電圧値が例えば１
９９Ｖから２００Ｖに変化し、かつ第一の送信メモリ３
１−１と第二の送信バッファメモリ３１−２までの書き
込みしか終わっていない時に読み出し要求が来た場合、
第一メモリ３１−１の値は２と表示され、また第二の送
信バッファメモリ３１−２は０と正しい値が表示される
が、第三の送信バッファメモリ３１３の値は一つ前のデ
ータ値の９のままとなって読み出しされてしまう。この
ように書き込みと読み出しの同期の取れないような場合
に、本発明の選択回路１１〜比較回路１４よりなる回路
を追加することにより、−時的に間違ったデータが読み
出しされて選択回路１１に入力したとしても二度目に同
しデータが選択回路１１に来ない限り、比較回路１４か
ら外部に出力されることはなく送信側のデータの保護を
可能にする。

なお本発明の回路を受信側の出力段に挿入しても同一の
効果を期待できることは勿論である。

図において、 １１は選択回路、 １２は第一メモリ、 １３は第二メモリ、 １４は比較回路、 示す。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、送信側
に保護回路を必要としない為、回路が簡単にできかつ既
に完成している回路にそのまま挿入して使用できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の原理権威を示す図、 第２図は本発明の一実施例の構成を示す図、第３図は本
発明の他の実施例の構成を示す図、第４図は従来の一実
施例の構成を示す図、である。 、４発ロｎ＾原バ楕代会木１め 第　１　阿

Claims (1)

1. 【特許請求の範囲】 フレーム構成にて常時送られてくるデータの受信におい
   て、 該受信データの１フレームごとの選択を行い、奇数フレ
   ームデータと偶数フレームデータとに区分して出力する
   選択回路（１１）と、 前記選択回路（１１）からの（２ｍ−１）番目（ｍ＝１
   ，２，３・・・ｋの正の整数）の奇数フレームデータの
   みを記憶する第一メモリ（１２）と、前記選択回路（１
   １）からの２ｍ番目（ｍ＝１，２，３・・・ｋの正の整
   数）の偶数フレームデータのみを記憶する第二メモリ（
   １３）と、 前記第一メモリ（１２）が記憶しいる（２ｍ−１）番目
   の奇数フレームデータと前記第二メモリ（１３）が記憶
   した２ｍ番目の偶数フレームデータとの比較および前記
   第二メモリ（１３）が記憶した２ｍ番目の偶数フレーム
   データと前記第一メモリ（１２）が記憶しいる（２ｍ＋
   １）番目の奇数フレームデータとの比較を行う比較回路
   （１４）を設け、 該比較回路（１４）における比較結果が一致したときの
   み受信データの取り込みを行うようにしたことを特徴と
   する受信データ保護回路。