JPH03265191A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPH03265191A JPH03265191A JP6511190A JP6511190A JPH03265191A JP H03265191 A JPH03265191 A JP H03265191A JP 6511190 A JP6511190 A JP 6511190A JP 6511190 A JP6511190 A JP 6511190A JP H03265191 A JPH03265191 A JP H03265191A
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- Japan
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- layer pattern
- surface layer
- signal
- vias
- pattern
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- Pending
Links
- 239000002344 surface layer Substances 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 3
- 239000007787 solid Substances 0.000 abstract description 8
- 239000000463 material Substances 0.000 abstract description 7
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 239000011295 pitch Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板に表面層パターン、内層パターンおよびビアを備え
ることで形成された多層配線基板に関し、信号の伝播時
間を遅延させることをビアの接続によって行い、基板の
表面層に於ける実装効率の向上を図ることを目的とし、 基準グリントピッチより小さい間隔で隣接される複数の
ビアを設けると共に、該ビアの互いを表面層パターンと
内層パターンとによって接続し、必要に応じて、該表面
層パターンを切断することにより、該内層パターンを介
在する該ビア間の互いの接続によって該表面層パターン
に流通される信号の伝播時間を遅延させるディレーライ
ンを形成するように構成する。
ることで形成された多層配線基板に関し、信号の伝播時
間を遅延させることをビアの接続によって行い、基板の
表面層に於ける実装効率の向上を図ることを目的とし、 基準グリントピッチより小さい間隔で隣接される複数の
ビアを設けると共に、該ビアの互いを表面層パターンと
内層パターンとによって接続し、必要に応じて、該表面
層パターンを切断することにより、該内層パターンを介
在する該ビア間の互いの接続によって該表面層パターン
に流通される信号の伝播時間を遅延させるディレーライ
ンを形成するように構成する。
本発明は基板に表面層パターン、内層パターンおよびビ
アを備えることで形成された多層配線基板に関する。
アを備えることで形成された多層配線基板に関する。
最近では、半導体素子の高密度実装化、高速化が推進さ
れるようになり、これらの半導体素子などの電子部品が
実装される基板は多層配線基板が使用されるようになっ
た。
れるようになり、これらの半導体素子などの電子部品が
実装される基板は多層配線基板が使用されるようになっ
た。
このような多層配線基板では、信号の伝播速度が高速化
されるにしたがって、所定のパターンに流通される信号
の伝播時間を他の信号と整合を図る必要が生じる。
されるにしたがって、所定のパターンに流通される信号
の伝播時間を他の信号と整合を図る必要が生じる。
したがって、伝播時間の整合が図れるように形成される
ことが望まれている。
ことが望まれている。
従来は第4図の従来の説明図に示すように構成されてい
た。第4図の(a) (b)は斜視図である。
た。第4図の(a) (b)は斜視図である。
第4図(a)に示すように、基板1の表面層1Aに張架
された表面層パターン2Aと2Bとには、それぞれパッ
ドI1AとIIBとを接続することで設けられ、パッド
I1A とIIBとに固体部品10のリード端子10A
を半田付けするように形成されていた。
された表面層パターン2Aと2Bとには、それぞれパッ
ドI1AとIIBとを接続することで設けられ、パッド
I1A とIIBとに固体部品10のリード端子10A
を半田付けするように形成されていた。
また、固体部品10には導電体による所定の長さの信号
を伝播する流通路が形成されている。
を伝播する流通路が形成されている。
そこで、表面層パターン2Aと2Bとの間に信号が流通
される時、固体部品10を挿入することで、信号伝播時
間を遅延させることが行われていた。
される時、固体部品10を挿入することで、信号伝播時
間を遅延させることが行われていた。
また、(b)の場合は、表面層パターン4Aと4Bとに
パッドllCと110とを設け、それぞれのパッド11
Cと110との間に配線材12よる接続を行うことで、
配線材12によって信号を伝播するディレーラインを形
成し、前述と同様に、信号伝播時間を遅延させることが
行われていた。
パッドllCと110とを設け、それぞれのパッド11
Cと110との間に配線材12よる接続を行うことで、
配線材12によって信号を伝播するディレーラインを形
成し、前述と同様に、信号伝播時間を遅延させることが
行われていた。
したがって、表面層パターン4Aと4Bとの間に流通さ
れる信号の伝播時間を他の信号の伝播時間との整合を図
るために、その伝播時間を遅らす必要が生じた場合は、
基板lの表面層1Aに固体部品10を実装したり、また
は、配線材12による配線によって信号の伝播時間を遅
らすことが行われる。
れる信号の伝播時間を他の信号の伝播時間との整合を図
るために、その伝播時間を遅らす必要が生じた場合は、
基板lの表面層1Aに固体部品10を実装したり、また
は、配線材12による配線によって信号の伝播時間を遅
らすことが行われる。
〔発明が解決しようとする課題]
しかし、このような固体部品10を実装したり、または
、配線材12による配線によって信号の伝播速度を遅ら
す構成では、実装するための実装スペースおよび配線す
るための配線スペースが基板lの表面層1Aに必要とな
る。
、配線材12による配線によって信号の伝播速度を遅ら
す構成では、実装するための実装スペースおよび配線す
るための配線スペースが基板lの表面層1Aに必要とな
る。
したがって、固体部品1oの実装スペースおよび配線材
12の配線スペースによって表面層1Aに於けるパター
ンの配線スペース、または、他の電子部品の実装スペー
スが占有され、実装効率が低下する問題を有していた。
12の配線スペースによって表面層1Aに於けるパター
ンの配線スペース、または、他の電子部品の実装スペー
スが占有され、実装効率が低下する問題を有していた。
そこで、本発明では、信号の伝播時間を遅延させること
をビアの接続によって行い、基板の表面層に於ける実装
効率の向上を図ることを目的とする。
をビアの接続によって行い、基板の表面層に於ける実装
効率の向上を図ることを目的とする。
第1図は本発明の原理説明図である。
第1図に示すように、基準グリットピッチPより小さい
間隔で隣接される複数のビア4を設けると共に、該ビア
4の互いを表面層パターン2と内層パターン3とによっ
て接続し、必要に応じて、該表面層パターン2を切断す
ることにより、該内層パターン3を介在する該ビア4間
の互いの接続によって該表面層パターン2に流通される
信号の伝播時間を遅延させるディレーライン5を形成す
るように構成する。
間隔で隣接される複数のビア4を設けると共に、該ビア
4の互いを表面層パターン2と内層パターン3とによっ
て接続し、必要に応じて、該表面層パターン2を切断す
ることにより、該内層パターン3を介在する該ビア4間
の互いの接続によって該表面層パターン2に流通される
信号の伝播時間を遅延させるディレーライン5を形成す
るように構成する。
このように構成することによって前述の課題は解決され
る。
る。
即ち、基準グリットピッチPより小さい間隔で隣接させ
ることで複数のビア4を設け、ビア4の互いを表面層パ
ターン2と内層パターン3とによって接続し、表面層パ
ターン2に流通される信号の伝播時間を遅延させること
が必要になった場合は、表面層パターン2を切断するこ
とで、内層パターン3に接続されたビア4によって形成
されたディレーライン5に信号の流通を行うようにした
ものである。
ることで複数のビア4を設け、ビア4の互いを表面層パ
ターン2と内層パターン3とによって接続し、表面層パ
ターン2に流通される信号の伝播時間を遅延させること
が必要になった場合は、表面層パターン2を切断するこ
とで、内層パターン3に接続されたビア4によって形成
されたディレーライン5に信号の流通を行うようにした
ものである。
したがって、ビア4の接続によるディレーライン5によ
り信号の流通が行われることで信号の伝播時間の遅延を
図るようにしたものである。
り信号の流通が行われることで信号の伝播時間の遅延を
図るようにしたものである。
以下本発明を第2図および第3図を参考に詳細に説明す
る。第2図は本発明の一実施例の説明図で、(a)は斜
視図、(b)は側面断面図、第3図は本発明の他の実施
例の側面断面図である。全図を通して、同一符号は同一
対象物を示す。
る。第2図は本発明の一実施例の説明図で、(a)は斜
視図、(b)は側面断面図、第3図は本発明の他の実施
例の側面断面図である。全図を通して、同一符号は同一
対象物を示す。
第2図の(a)に示すように、複数の回路基板6を積層
されることで形成された基板lのビア4−1と4−2と
間にビア4−3と4−4 とを設けるように構成したも
のである。
されることで形成された基板lのビア4−1と4−2と
間にビア4−3と4−4 とを設けるように構成したも
のである。
また、ビア4−3と4−4 とには内層1Bに於いて、
内層パターン3−2が、表面層LAに於いて表面N23
がそれぞれ接続され、内層パターン3−2と表面層パタ
ーン2−3とによってビア4−3と4−4と間が電気導
通を有するように形成されている。
内層パターン3−2が、表面層LAに於いて表面N23
がそれぞれ接続され、内層パターン3−2と表面層パタ
ーン2−3とによってビア4−3と4−4と間が電気導
通を有するように形成されている。
このような基板lでは、内層IBに張架されたそれぞれ
の内層パターン3−1および表面層パターン2−1がビ
ア4−1と4−2とによって接続され、通常、ビア4−
1と4−2との間隔は最低0.45mmの基準グリント
ビッチPによって形成されている。
の内層パターン3−1および表面層パターン2−1がビ
ア4−1と4−2とによって接続され、通常、ビア4−
1と4−2との間隔は最低0.45mmの基準グリント
ビッチPによって形成されている。
そこで、ビア4−3と4−4とは基準グリットピッチP
より小さい間隔で設けられており、このように構成する
ことで、表面層パターン2−1と2−2との間に流通さ
れる信号は、通常では表面層パターン2−3を介して行
われることになるが、信号の伝播速度を遅くしたい場合
が生じた時は、(b)に示すように、表面層パターン2
−3のA部を切断することで信号はビア4−3.4−4
と内層パターン3−2とによって形成されたディレーラ
イン5によって流通されることになり、表面層パターン
2−3を介して行われる信号の伝播時間に比較して伝播
時間を遅くすることが行える。
より小さい間隔で設けられており、このように構成する
ことで、表面層パターン2−1と2−2との間に流通さ
れる信号は、通常では表面層パターン2−3を介して行
われることになるが、信号の伝播速度を遅くしたい場合
が生じた時は、(b)に示すように、表面層パターン2
−3のA部を切断することで信号はビア4−3.4−4
と内層パターン3−2とによって形成されたディレーラ
イン5によって流通されることになり、表面層パターン
2−3を介して行われる信号の伝播時間に比較して伝播
時間を遅くすることが行える。
また、第3図の場合は、基準グリットピッチ1間にビア
4−3.4−4.4−5を設け、ビア4−3と4−4と
の間を内層パターン3−3ムこよって、ビア4−4と4
5との間を内層パターン3−4によってれぞれ接続を行
うようにllF#ニジたものである。
4−3.4−4.4−5を設け、ビア4−3と4−4と
の間を内層パターン3−3ムこよって、ビア4−4と4
5との間を内層パターン3−4によってれぞれ接続を行
うようにllF#ニジたものである。
このように構成すると、表面層パターン2−3のBの個
所を切断することでディレーライン5−2が、Cの個所
を切断することでディレーライン5−1が形成され、例
えば、基板Iが4層に形成されている場合はディレーラ
イン5−1によって信号の伝播時間の遅れを200 p
sに設定することが行われるため、ディレーライン5−
1か、5−2を選択することおよび5−1 と、5−2
との両者を用いることで信号の伝播時間の遅れを100
〜300 psの範囲で遅延させることが行える。
所を切断することでディレーライン5−2が、Cの個所
を切断することでディレーライン5−1が形成され、例
えば、基板Iが4層に形成されている場合はディレーラ
イン5−1によって信号の伝播時間の遅れを200 p
sに設定することが行われるため、ディレーライン5−
1か、5−2を選択することおよび5−1 と、5−2
との両者を用いることで信号の伝播時間の遅れを100
〜300 psの範囲で遅延させることが行える。
[発明の効果〕
以上説明したように、本発明によれば、基準グリットピ
ッチより小さい間隔で表面層パターンと内層パターンに
接続されたビアを設け、必要に応じて表面層パターンを
切断し、ビアによるディレーラインの形成により信号の
伝播時間の遅延を行うようにしたものである。
ッチより小さい間隔で表面層パターンと内層パターンに
接続されたビアを設け、必要に応じて表面層パターンを
切断し、ビアによるディレーラインの形成により信号の
伝播時間の遅延を行うようにしたものである。
したがって、従来のような、基板に固体部品10を実装
したり、配線材12を布設する必要がなく、基板の実装
スペースを占有することなくディレーラインを形成する
ことが行え、基板に於ける実装密度の効率化が図れ、実
用的効果は大である。
したり、配線材12を布設する必要がなく、基板の実装
スペースを占有することなくディレーラインを形成する
ことが行え、基板に於ける実装密度の効率化が図れ、実
用的効果は大である。
第1図は本発明の原理説明図。
第2図は本発明による一実施例の説明図で、(a)は斜
視図、(b)は側面断面図 第3図は本発明の他の実施例の側面断面図。 第4図は従来の説明図で、(a)(b)は斜視図を示す
。 図において、 1は基板、 2は表面層パターン3は内層パ
ターン、 4はビア。 5はディレーライン、 LAは表面層1Bは内層を
示す。 本発明の原理説明図 夷 図 (b) 、t−発明り二よる一実方桓イ11]の説旦月図第 2
図
視図、(b)は側面断面図 第3図は本発明の他の実施例の側面断面図。 第4図は従来の説明図で、(a)(b)は斜視図を示す
。 図において、 1は基板、 2は表面層パターン3は内層パ
ターン、 4はビア。 5はディレーライン、 LAは表面層1Bは内層を
示す。 本発明の原理説明図 夷 図 (b) 、t−発明り二よる一実方桓イ11]の説旦月図第 2
図
Claims (1)
- 【特許請求の範囲】 表面層(1A)に形成された表面層パターン(2)と、
内層(1B)に形成された内層パターン(3)と、所定
の基準グリットピッチ(P)によって厚み方向に配設さ
れたビア(4)とを有する基板(1)より成る多層配線
基板において、 前記基準グリットピッチ(P)より小さい間隔で隣接さ
れる複数の前記ビア(4)を設けると共に、該ビア(4
)の互いを前記表面層パターン(2)と前記内層パター
ン(3)とによって接続し、必要に応じて、該表面層パ
ターン(2)を切断することにより、該内層パターン(
3)を介在する該ビア(4)間の互いの接続によって該
表面層パターン(2)に流通される信号の伝播時間を遅
延させるディレーライン(5)を形成することを特徴と
する多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6511190A JPH03265191A (ja) | 1990-03-15 | 1990-03-15 | 多層配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6511190A JPH03265191A (ja) | 1990-03-15 | 1990-03-15 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03265191A true JPH03265191A (ja) | 1991-11-26 |
Family
ID=13277459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6511190A Pending JPH03265191A (ja) | 1990-03-15 | 1990-03-15 | 多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03265191A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2694668A1 (fr) * | 1992-05-08 | 1994-02-11 | Mitsubishi Electric Corp | Transformateur de phase à lignes commutées. |
-
1990
- 1990-03-15 JP JP6511190A patent/JPH03265191A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2694668A1 (fr) * | 1992-05-08 | 1994-02-11 | Mitsubishi Electric Corp | Transformateur de phase à lignes commutées. |
US5424696A (en) * | 1992-05-08 | 1995-06-13 | Mitsubishi Denki Kabushiki Kaisha | Switched line phase shifter |
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