JPH0325953A - 自動フロアプラン演算装置 - Google Patents

自動フロアプラン演算装置

Info

Publication number
JPH0325953A
JPH0325953A JP1159771A JP15977189A JPH0325953A JP H0325953 A JPH0325953 A JP H0325953A JP 1159771 A JP1159771 A JP 1159771A JP 15977189 A JP15977189 A JP 15977189A JP H0325953 A JPH0325953 A JP H0325953A
Authority
JP
Japan
Prior art keywords
area
usage rate
element usage
activity ratio
floor plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1159771A
Other languages
English (en)
Other versions
JP2831703B2 (ja
Inventor
Masako Murofushi
室伏 真佐子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1159771A priority Critical patent/JP2831703B2/ja
Priority to US07/523,525 priority patent/US5191542A/en
Publication of JPH0325953A publication Critical patent/JPH0325953A/ja
Application granted granted Critical
Publication of JP2831703B2 publication Critical patent/JP2831703B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/392Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、スタンダードセル、ゲートアレイ方式等の
半導体集積回路の設計自動化に使川する自動フロアプラ
ン演算装置に関する。
(従来の技術) 半導体集積回路(以下、LSIと称する)の設計段階は
通常、第9図に示すようになっている。
つまり、システム設計81に次いで、電子回路を組む論
理設計32、そして論理設計に基づ<LSIチップ上の
レイアウト設計S3、レイアウトおよび設計の検証S4
、サンプルの作成S5という手順で行われるのである。
そして、フロアプランはレイアウト設計S3において、
自動配置・配線の前に行われ、例えば半導体チップ上で
種々の回路要素をどのように配置すれば均一な密度で並
べられるかを考えることである。その他、タイミングの
厳しい信号の配線長を短かくしたり、又はチップ全体を
小さくするために施されることもある。
第10図にLSIの一例を示してあるが、フロアプラン
では一般に、このようなLSIにおいて電源線1をチッ
プ2内の各セル3にどのように供給するか、入出力用セ
ル4をチップ2の周上にどのような順番で並べるか、R
AMやROMなどの比較的大きい領域を持つ既設計のブ
ロック5をチップ2のどこに配置するか、さらに特定の
機能を持ったセルのまとまりをどこに配置するかなど、
チップ2の概略構成を決定するのである。
特にセルのーまとまりをどのような形状のどこにある領
域の中に置くかについてのフロアプランは、フロアプラ
ン以降の処理である配置・配線に多大な影響を及ぼし、
チップ内の素子の集積度、チップ内領域の効率的な利用
や設計時間の短縮に大きく関係してくるので重要である
第11図はある論理階層構造を持つLSIのフロアプラ
ンの例を示したものであるが、幾つかのセルのまとまり
al,a2.bl.cl.・・・とかマクロブロックを
一まとめにして各モジュールA,B,C,・・・に分け
、これらの各モジュールA,B,C,・・・をチップ2
上にその領域を区別して配置させる幾つかの方法を示し
ている。この第11図の論理階層構造では、Cモジュー
ルのみがタイミングの要求が厳しく、レイアウト設計者
は特にCモジュールの位置と形状に注意してフロアプラ
ンを行いたいと考えている場合、従来から用いられてい
るビルディングブロック方式では同図(a)に示すよう
になり、スライシングストラ.クチャ一方式では、同図
(b)に示すようなフロアプランになる。
しかしながら、従来のビルディングブロック方式の場合
には、ブロックA,B,C,D,・・・の周りにはセル
が全く配置できない無効領域(ブロック間配線領域)6
が存在し、このような無効領域をあらかじめ定義してお
くことはフロアプラン以降の配置・配線での自由度を狭
め、配置・配線の性能を十分に活かしきることができな
くなる問題点があった。
また前記スライシングストラクチャ一方式の場合には、
ブロックA,  B,  C, D,・・・の周りに無
効領域が存在することはなくなるが、ブロックごとの間
で重なり合うことを許さないために第13図(a)に示
すように極端に縦長や横長の領域7を生成する場合が生
じる。そして、配置可能領域が極端に細長い形状である
と、自動配置・配線が十分な性能を出し切れず、必要以
上にブロック面積を大きくしなければならなくなること
がある問題点があった。
そこで、これらの問題点を解決するために、第11図(
c)および第13図(b)に示すように重なり領域を許
す配置可能領域を定義する方式を用いることができる。
この重なり領域を許す方式では必要、不必要にかかわら
ず全てのセルのまとまりの配置位置を決めてしまう前二
者よりも、位置や形状を必要に応じて決めることが出来
るために自動配置・配線に必要以」二の制限を加えない
で済み、より高密度のレイアウトが期待できる。また、
レイアウ1・設計者にとっても配置可能領域の形状や位
置を必要に応じて決める方式の方が設計白山度があって
、負担が軽減される。
例えば、第11図(a)の場合には、各ブロックA, 
 B,  C, D,・・・の位置を決めるのに配線領
域6をも含めて考えなければならず、また同図(b)の
場合でも本来は特に位置を決める必要のないCモジュー
ル以外のモジュールA,B,D,・・・についても位置
を決めなければならず、設計自由度が狭められるが、同
図(C)のように必要なモジュールCの位置のみを決め
る方式ではその他のモジュールの位置を適宜白山に決め
ることができて白山度が大きいのである。
さらに、重なりなく形状や位置を決定する方式よりは、
重なりを許す方式の方が、設計者にとって人体この辺り
に配置しておきたいという希望を表現しやすくなり、自
山度が増す。例えば、第11図(a),(b)のレイア
ウトでは、レイアウト設計者が比較的正確に各ブロック
の形状を見積もり、無効領域の軽減に努めなければなら
ず、自山度が狭められてしまうが、重なり領域を許す方
式の場合には各ブロックの形状をあらかじめ見積もる必
要がなく、自由度が大きいのである。
第12図は重なりを許すフロアプランの別例を示してお
り、第11図に示す論理階層構造と同一の論理階層構造
に対して、チップ2内のA,Bモジュール以外のセル、
マクロブロックを配置する配置可能領域(これはチップ
2と同一の面積を持つ)の上に、さらにAモジュール内
の一まとまりのセル群al.a2以外のセルを割り当て
る配置可能領域αを重ね、さらにBモジュール内のセル
、マクロブロックのための配置可能領域β、Aモジュー
ル内の一まとまりのセル群a1内のセルのための配置可
能領域α1、一まとまりのセル群a2それぞれを互いに
少しずつ重なり合うようにしたフロアプランである。こ
のように重なりを許すフロアプランを立てると、チップ
2内に固定された無効領域がなく、また各ブロックごと
のモジュールの形状に制限が少なく、比較的自由度の大
きいフロアプランが立てられるのである。
しかしながら、重なりを許す配置可能領域の設定の方式
でも重なりが無制限に許されるわけではなく、チップ領
域の有効利用を図るためにはチップ内の素子使用率(チ
ップ基板の面積に対するセルの面積の割合)の粗密を無
くし、配置・配線しやすい形のフロアプランを行って以
降の処理に結果を渡す必要がある。
なぜならば、素子使用率の密な所では当然配線の混雑度
も高くなり、ゲートアレイ方式のLSIであれば未配線
あるいは配線ショートが生じやすく、スタンダードセル
方式のLSIではチップ面積の増大を招く結果となるた
めである。
一方、素子使用率の疎な所では配置・配線領域ともに必
要以」−―に領域の余裕が発生してしまう。
つまり、素子使用率が均一でなければ、チップ内に領域
が欠乏している部分と無効な部分とが同時に77:在し
ていることになり、有効にチップ面積を活用していない
ことになってしまうのであり、それゆえに重なりを許す
フロアプランにおいては素子使用率の均一化を行うこと
が必要とされているのである。
ところで、従来からビルディングブロック方式とスライ
シング・ストラクチャ一方式のフロアプランに対しては
、これを自動的に行う方法が種々提案されている。その
ような方法のうち、特にビルディングブロック方式に用
いられる力学的手法(Force directed 
method)と呼ばれる方法は、配線長を評価値とし
てこれを最小にするようなフロアプランを求めるために
、評価値を低くする方向に力が働いていると考え、その
仮想力の方向に徐々に配置可能領域を微小移動させてい
き、仮想力による位置エネルギーが最小になる配置を求
め、これを最適なフロアプランとするものである。
(参考文献[11. [2], [3]を参照)この力
学的手法はアルゴリズムが比較的簡単であり、設計者の
プランを初期値とすることができ、さらに自動的に生戊
した配置可能領域を設計者が改善しや゛すい利点がある
。しかし、この手法が重なり領域を許すフロアプランに
応用された例はなく、また素子使用率の均一化に利用さ
れた例も知られていない。
参考文献 [1] N.R.QUINN,Jr. and M.A
.Breuer.Jun. 1979. ’A forced dIrected compon
ent plaeemer+Lprocedure f
’or prin−led circuit boad
s.IEEE Trans Clrcu1ts Sys
t、, CAS2B.[2]小野寺秀俊,栗原俊彦,田
丸啓吉, 1986年「力学モデルに基づくブロック配
置手法」信学技報C A 3 8B−194、 [3]野村潔,金子峰男,小野田真穂樹. 1987年
「可変形状ブロ゛ツクを許容するLSIの最小面積配置
手法」 信学技報CA87〜236.(発明が解決しよ
うとする課題) 以上の考察のように従来のフロアプランで利用されてい
るビルディングブロック方式やスライシング・ストラク
チャ一方式では配置可能領域の設計に自由度が少なく、
また重なり領域を許す方式では素子使用率の均一化を図
るための適切な方法が知られていなかった。
この発明はこのような考察の下になされたもので、重な
り領域を許すフロアプランを行う際に素子使用率の均一
化が自動的に行える自動フロアプラン演算装置を提供す
ることを目的とする。
[発川の構戊] (課題を解決するための手段) この発明は関連する作用を行う一まとまりのセル群の複
数種をチップ上の重なりを許す複数の配置可能領域に割
り付ける演算を行う自動フロアプラン演算装置において
、重なり合う領域を持つ配置可能領域同士の間で互いに
重なり合っている重なり領域と互いに独立している独立
領域とについてそこに仮想配置される素子使用率を演算
する素子使用率演算手段と、この素子使用率演算手段に
よる各重なり領域および独立領域の素子使用率がどの程
度均一になっているかを評価する素子利用率評価手段と
、この素子利用率評価手段が素子使用率の均一化が不十
分であると評価した時に前記仮想配置手段が定義した仮
想配置.を修正する領域定義修正手段とを備えたもので
ある。
また、前記領域定義修正手段は、前記素子使用率評価手
段の評価した素子使用率評価結果に基づき力学的手法に
より素子使用率が均一化する方向に各配置可能領域を微
小移動させて新たな位置関係を設定するものとすること
ができる。
さらに、前記領域定義修正手段は、前記素子使用率評価
手段の評価した素子使用率評価結果に基づき力学的手法
により、素子使用率が均一化する形状に各配置可能領域
の形状を微小変形させて新たな配置可能領域を設定する
ものとすることもできる。
さらにまた、前記領域定義修正手段は、前記素子使用率
評価手段の評価した素子使用率評価結果に基づき力学的
手法により、素子使用率が均一化する方向に各配置可能
領域を微小移動させて新たな位置関係を設定する領域定
義修正演算と、前記素子使用率評価手段の評価した素子
使用率評価結果に基づき力学的手法により、素子使用率
が均一化する形状に各配置可能領域の形状を微小変形さ
せて新たな配置可能領域を設定する領域定義修正演算と
を交互に繰り返すものとすることができる。
(作用) この発明の自動フロアプラン演算装置では、一まとまり
のセル群の複数種が割り付けられている配置可能領域に
ついて、素子使用率演算手段により配置可能領域同士の
間の重なり領域と独立領域とについてそこに配置される
素子使用率を演算する。
そして、この素子使用率演算手段の演算結果について、
素子使用率評価手段により各重なり領域と独立領域の素
子使用率がどの程度均一になっているかを評価し、均一
化が不十分であると判断される時には、領域定義修正手
段により配置可能領域の位置又は形状を修正し、素子使
川率の均一化が図れる方向に修正する。
以下、上記の素子使JTi率演算手段による各領域ごと
の素子使用率演算と、素子使用率評価手段による素子使
用率の均一化評価、配置可能領域の再修正を繰り返し、
最終的に素子使用率,が重なり領域と独立領域とで均一
になるように重なり領域を許すフロアプランを自動的に
求めるのである。
(実施例) 以下、この発明の実施例を図に基づいて詳説する。
第1図はこの発明の一実施例を示しており、第11図に
示す論理階層構造を表わすデータ、チ・ソプ面積、セル
面積、マクロブロック面積、その他の回路要素の形状や
大きさを表わすデータなどの必要なデータを人力するデ
ータ人力部11と、配置可能領域の初期配置や修正配置
を演算する仮想配置演算部12と、この仮想配置演算部
12の設定した配置可能領゜域の配置に基づき、配置可
能領域同士が重なり合った領域である重なり領域と互い
に独立している独立領域とにおけるセルの占める面積割
合を素子使m率として演算する素子使用率演算部13と
、この素子使用率演算部13が算出した素子使用率が各
領域で均一化しているかどうかを評価する素子使用率評
価部14と、この素子使用率評価部14の評価から素子
使用率の均一化が不十分である時に仮想配置を均一化の
改善される方向に修正する領域定義修正部15と、前記
素子使用率評価部13が素子使用率が十分に均一化され
ていると評価した時にその配置可能領域の配置関係デー
タを出力するデータ出力部16とで構成されている。
前記領域定義修正部15は、素子使用率の均一化が不十
分である時に配置可能領域の位置を微小距離だけ移動さ
せたり、あるいは配置可能領域の形状を微小寸法だけ変
形させたり、さらには微小量の移動と変形を交互に行っ
たりして仮想配置を修正演算するものである。
次に、」二記の構成の自動フロアプラン演算装置の動作
について説明する。
第2図はこの発明の実施例の自動フロアプラン演算動作
のフローチャートであり、仮想配線長最小化と素子使用
率均一化との両方を同時に計価しながら自動フロアプラ
ン演算を行う場合の動作を示してい゛る。
まずステップSllにおいて、チップの面積、論理階層
構造データ、各配置可能領域に入るセルの面積の総和な
どの必要なデータをデータ人力部11から人力する。
次いで、仮想配置演算部12において配置可能領域の初
期配置を設定する(ステップS12)。
なお、ここでは設言1者から初期的なプランの入力を行
っても良いが、これが無い時には、配置可能領域をチッ
プ内にランダムに配置する。そして、関連があって近く
に配置すべき一まとまりのセル群ごとに配置可能領域を
割り付け、配置可能領域同士の重なり領域や独立領域の
面積などもここで求めておく。
次に、素子使用率漬算部183において各配置可能領域
ごとにセル群を割り付けてセル分布の初期化を行い、各
領域ごとの素子使m率を算出する(ステップS13)。
続いて、素子使用串評価を行うステップ8 1. 4に
おいて、素子使用率評価部14によりまず初間素子使用
率が十分に均一化されているかどうか評価し、均一化が
不十分であれば領域定義修正部15において第3図に示
す移動ルーチンのフローチャートに基づき、配置可能領
域の微小移動を行い、重なり領域および独立領域の配置
態様の更新を行い、さらに素子使用率を算出し直す(ス
テップS14)。
さらにこの移動ルーチンから抜け出すと、次に第4図に
示す変形ルーチンに入り、配置可能領域の形状の微小変
形を行い、重なり領域と独立領域との配置態様の更新を
行い、素子使用率を算出し直す(ステップS15)。
そして、これらの移動と変形処理の後、素子使用率の均
一化の評価と仮想配線長の最小化の評価とを行い、素子
使用率が十分に均一化され、仮想配線長も−1一分に小
さくなっていればフロアプラン演算を終了し、不十分で
あればステップS14に帰って、再び移動と変形処理に
より素子使用率の均一化と仮想配線長の最小化を図る(
ステップS16)。
ここで、ステップS14,S15における素子使用率の
演算処理、移動処理および変形処理はそれぞれ第3図、
第4図および第5図に示すフローチャートに基づいて実
行される。
まずこれらの演算に使用される変数の定義を説明する。
n:配置可能領域を表わす指標。
p:重なり領域および独立領域を表わす指標。
なお、この発明の実施例では第5図に示すように重なり
領域と独立領域とを区別せずに領域として指標pを用い
ている。そして、第5図(a)の場合には独立領域a,
cにはそれぞれ配置可能領域1,2からしかセルが供給
されないが、重なり領域bには配置可能領域1,2両方
からセルが供給される可能性がある。同様に第5図(b
)の場合には、独立領域a+  Cr  Hにはそれぞ
れ配置可能領域1.2.3からしかセルが供給されない
が、重なり領域b,d,eにはそれぞれ重なり合った配
置可能領域1と3、2と3、1と2それぞれの両方から
セルが供給される可能性があり、さらに重なり領域fに
は配置可能領域1,2.3すべてからセルが供給される
可能性がある。
C。:配置可能領域nに割り付けられているセルの而積
の総和。
aい :重なり領域または独立領域pの面積。
ao ;配置可能領域nの面積。なお、この配置可能領
域nを構成している重なり領 域と独立領域との面積の和はこの面積 a.に等しくなる。
f np:重なり領域または独立領域pに入っている配
置可能領域nのセルの面積。つ まり、セルの仮想分布であり、f.い≧0である。
配置可能領域nを構戊している重なり 領域または独立領域について、セルの 分布f。を足し合わせたものはnに割 り付けられているセルの面積の総和に 等しい。
u,二重なり領域または独立領域pの素子使用率。これ
は、その重なり領域または 独立領域pに供給されているセル面積 の和を、当該重なり領域または独立領 域pの面積で割ったものであり、次の ようになる。
を得ることができる。
次に、素子使用率均一化の評価関数について説明する。
各配置可能領域の面積、各配置可能領域に割り付けられ
たセル面積の総和が予め与えられているので、素子使用
率均一化の評価関数として、を採用し、この評価値を小
さくするように各配置可能領域の移動と変形を行う。そ
して、この評価値が小さいほど素子使用率が均一化され
ていて、平均の素子使用率からの逸脱が少ないと解釈す
ることができる。
上の式を展開し、チップ内の平均素子使用率に関する項
を削っても、評価関数としての働きは変わらないので、
上式と等価な次のような評価関数したがって、以後はこ
の評価関数を用いて説明する。
素子使用率均一化の評価関数を変数の定義を使って表現
し直すと、 となる。
第6図は素子使用率均一化の評価値の求め方を示す例で
あり、第6図(a)に示すような入力データに対して、
セルの仮想分布の様子を求め、それから各重なり頷域お
よび独立領域a,b,cを求めて素子使川率均一化の評
価値を得る。第6図(a)は均一化なされていない場合
、第6図(b)は均一化されている場合の例を示してい
る。
各重なり領域の素子使用率を求めるためには、その領域
のセルの仮想分布を求める必要がある。
配置可能領域に割り付けられているセルの面積の総和、
その配置可能領域の位置・形状が与えられる時にセルの
仮想分布を得る問題は、上の変数のうち、Cn,anr
89が与えられた時に、が最小になるようにf,,I,
を求めることであると定式化できる。このようにして求
めたセルの仮想分布f npから、 なる関係を用いて、各重なり領域の素子使用率を求める
この問題を解くためには、第3図に示すような繰り返し
処理を行えばよい。
まず、セルを各重なり領域に初期的に分布させる(ステ
ップS21)。
飼えば、 f n,=a,XCn /a. とする。
なお、こステップS21は、前掲の自動フロアプランの
処理のステップS13の素子使用率の初期化のみで必要
となる。ステップ314,815の移動、変形による素
子使用率を算出し直すところではこの処理ステップは必
要ではなく、次のステップ22から処理を始めることが
できる。
次のステップS22では、重なり領域および独立領域の
中でいちばん素子使用率の高いものを探し出す。そして
これをp1とする。
次にこのp1にいちばん多くセルを供給している配置可
能領域n1を探し出し、続いてこの配置可能領域n1を
構成している重なり領域および独立領域の中でいちばん
素子使用率の低いものを探し出し、p2とする(ステッ
プ323.S24)。
次に、次の条件式を調べ、戊立する時には重なり領域お
よび独立領域の中でp1の次に素子使用(p+の素子使
用率ut) ≦(p2の素子使用率u2) 率の高いものをp1にし、つまりp1を更新した後ステ
ップ323に戻り、ステップ823〜S25の処理を繰
り返し、P1より素子使川率の低い重なり領域および独
立領域が見つからなければ一連の処理を終了する(ステ
ップ525〜S27)。
次のステップ28では、次の式 (ptの素子使用率u1) 〉(p2の素子使用率uz) が戊立しているので、 1 δ一         ×Splp2 apl+ap2 ただし、 Splp2:重なり領域pt+  p2内の全セルの面
積総和 として、p1とp2の素子使用率の平均を求め、n1の
セルの移動のみで出来得る最大の素子使用率の均一化を
行い、以下のようにセルの分布を変更する。
f .,,,= max(ap+×δ−S訂p+.+  ol? nlp
2= min  ( a P2Xδ−S nlp2+  f 
nlDl+f nlp21なおここで、 S 1+191 : p!に入っている、n1以外の配
置可能領域から供給されているセルの 面積総和 S nlP■:p2に入っている、n1以外の配置可能
領域から供給されているセルの 面積総和 である。
この演算の後、ステップS22に返ることになる。
」二のようにして求められたセルの分布から素子使用率
が得られる。そしてこのようにして得られたセルの分布
および素子使用率には次のような性質がある。
ある配置可能領域nとそれを構成しているすべての重な り領域または独立領域pについて、 f,,>Oならば、 ある実hα〉0があって、u9−α=一定f1=0なら
ば、 上のαについて、U,≧α となる。
これはそれぞれ、同一配置可能領域内のセルは等しい素
子使用率の中にある、および素子使用率が自分よりも高
い領域にはセルを供給しないことを表わしている。
次に、素子使用率均一化のために配置可能領域の移動あ
るいは変形をして、配置可能領域の定義を修正する処理
について説明する。
移動は力学的手法を用いて、また変形もそれに準じて行
うことができる。第4図は力学的手法を用いて移動を行
う時の処理を示している。なお、この第4図において、
「移動」とあるところを「変形」とすることにより、そ
のまま変形処理を示すフローチャートとなる。
力学的手法による移動処理では、まず移動すべき配置可
能領域とその移動方向を決定するが、この処理において
力学的手法を使用する(ステップS31)。
力学的手法では、各配置可能領域を微小に動かした時の
素子使用率均一化の評価値の変化率の正負を逆転したも
のを素子使用率均一化の力と呼ぶ。
そしてこの力の方向に配置可能領域を動かせば必ず評価
値を今よりも小さくすることができる。
仮想配線長最小化の力も同様に定義することができる。
そこで、この2つの力を足し合わせたものがいちばん大
きい配置可能領域を移動対象として選ぶことにより仮想
配線長最小化と素子使用率均一化を同時に図ることがで
きることになる。
続いて、ステップS32において、配置可能領域をどれ
だけ移動するかを次の参考文献[4]に示されているよ
うな一般的な直線探索法により求める。
参考文献 [4]今野浩,山下浩.1978年 「非線形計画法j
日科技連出版社. そして、次のステップ33で配置可能領域を実際に移動
し、新しい配置可能領域の位置座標などのデータの更新
を行う。
次に素子使用率均一化のために各配置可能領域に動く力
の定義方法について説明し、さらに力学的手法により素
子使用率均一化が行えることを示す。
まず、一般に配置可能領域のある辺がその配置可能領域
の外側にずれたときにどのくらい素子使用率均一化が行
われるかを調べてみる。
いま、第7図(a)のように配置可能領域nの左辺に接
する領域iの素子使用率が領域n内のセルの受けている
素子使用率より大きいかあるいは等しい場合を考える。
この時、前に述べた性質より素子使用率が高い領域には
セルが供給できないので、領域n内のセルの使用できる
面積に変化はない。つまり、領域nの左辺が動いたこと
によって素子使用率均一化の評価値に変化は生じない。
また、第7図(b)のように配置可能領域nの左辺に接
する領域iの素子使用率が領域nの素子使用率よりも小
さい場合を考える。
この時、領域n内のセルの使用できる面積a。、隣接領
域iの面積a1とはそれぞれ次のように変a,→a,一
Δx”y したがって、領域nの素子使用率un、領域iの素子使
用率u1とはそれぞれ次のように変化する。
U.  Xan u n ″ (an  +Δx−y) ul  xa. そこで、素子使用率均一化の評価値の変化は、次のよう
になる。
ΔH= ( a n  +Δx@y) u  xa       2 −un ”  Xal,−u.  2 Xa,=Δx 
” y× (+−++  2  u.” )これは、よ
り一般的には第8図に示すように配置可能領域nに隣接
する領域が−Lから下へ並んでいて、その素子使用率が
u1+u2+ ・・・・・・,u1、接している辺の長
さが31’ll  y21・・・・・・lYmであった
とすると、左辺がΔXだけ左にずれたことによる評価値
の変化は、 ΔH= x  (min  (ug+2,un’)   un’
)ここで、素子使用率の変化する方向に移動するために
力学的手法を使う例を説明する。
X方向にΔx,y方向に△y移動するということは、」
二の式1こおいてそれそ゛れ、ΔdR=一ΔdL=ΔX ΔdT=−ΔdB=Δy とすることと同じである。
そして、このΔXとΔyとは独立に扱えるので、x  
(min  (u1 2+  un’)−un”)とな
る。
そこで、各辺それぞれが外側にΔdL,  ΔdR,Δ
dB, ΔdTだけ動いたとすると、評価値の変化は各
辺ごとの変化を足し合わせたものとなる。
つまり、次式のようになるのである。
八X −0    ΔX x  (min  (u L+2 .  un  ’ 
 )  一 u n(min  (uRl2,  un
 ’ )   u,,2)となり、同様にして、 6″′″0   Δy となる。つまり、上下、左右それぞれ各辺にかかる力の
差をとった方向に配置可能領域を移動すればよいことが
分かる。
こうして各配置可能領域にかかる力が分かったので、こ
の力の大きい順にこの力の方向に徐々に移動させること
により、素子使用串均一化を行うことができる。
この方法の利点は、フロアプランの際に評価の対象とな
る仮想配線長最小化による力の方向との兼ね合いを取る
ことができる点にある。すなわち、仮想配線長最小化と
素子使用率均一化との両方の評価を改善する方向に配置
可能領域を移動することができるのである。
次に、第2図のステップS15における配置可能領域の
微小変形により素子使用率を均一化する処理について説
明する。
配置可能領域の重心を中心にして上下、左右対称に変形
したとすると、この変形に対しても移動と同じような考
え方をすることができ、微小変形によるX方向、y方向
の微小変位ΔX,Δyは、ΔdR=ΔdL一Δx/2 ΔdT=ΔdB=Δy/2 となる。また外側にΔX,Δy変形したとすると、面積
は一定なので、 (X+Δx)   (Y+Δy)−x−y一ΔX◆Yト
Δy−X+△X・△y=o ここでいま、ΔX・Δy4Qとすると、1二記式から、 Δx*Y=−ΔylIX が成り立つ。
そこで、この関係を上下、左右各辺を外側にずらした時
のΔHの式に代入すると、 ΔH= Xmfn  ( LI El2 u,  2 ) Xmln  (uH+21  u, 2)そこで、ある
クラスターを変形させようとする力は、Δ2を Δz=Δx / X =一Δy/Y X  (mIn  (u.2*  u. ’ )  −
u. ’ )Xmln  (u訓2.  u.2) =1  im Δ直+0 ΔH Δ2 xmin  (uE+2,  un  ” )−Δxs
Yun 2−Δy◆Xun 2xmin  (uE+2 un”) + Σ EεIB.T Σ  Y×1, 各辺の断W Xmin  (uE,2,  u. ” )つまり、X
方向に広がってy方向に縮もうとする変形の力は、左右
辺の受ける力の平均から、上下辺の受ける力の平均を引
いたものとなっている。
この方法の利点は、移動と同じように変形の力を定義し
ているので、変形を後処理としてではなく移動と同時に
素子使用率均一化のための戦略の1つとして使えること
であり、この結果、仮想配線長最小化と素子使用率均一
化の両方を満たす解が求め易くなる。
なお、この配置可能領域の微小変形による素子使用率均
一化の演算は必要に応じて移動による素子使用率均一化
の演算と交互に繰り返し行うことができるが、移動のみ
により、または変形のみにより素子使用率均一化の演算
を行うこともできるものである。
[発明の効果コ 以上のようにこの発明によれば、与えられた配置可能領
域の位置および形状とその中のセル面積総和から個々の
重なり領域および独立領域に割り当てられるセルの仮想
的な分布を得てそれを基に各重なり領域および独立領域
の素子使用率を算出し、この仮想分布における素子使用
率の均一化の度合いを評価し、さらに不十分である時に
は配置可能領域の定義を修正するようにしているので、
重なり領域を許すフロアプランにおいて素子使用率が均
一化なフロアプランが自動設計できる。
【図面の簡単な説明】
第1図はこの発明の一実施例の回路ブロック図、第2図
は上記の実施例の動作を説明するフローチャート、第3
図は上記の実施例の各重なり領域および独立領域の素子
使用率を求める処理のフローチャート、第4図は上記の
実施例の力学的手法による移動処理のフローチャート、
第5図は上記の実施例における重なり領域および独立領
域の定義を説明する説明図、第6図は上記の実施例にお
けるセルの仮想分布、素子使用率、素子使用率均一化の
評価値の計算例を示す説明図、第7図は上記の実施例に
おける配置可能領域の移動処理を説明する説明図、第8
図は上記の実施例における配置可能領域の素子使用率均
一化の評価処理を説明する説明図、第9図は一般的なL
SIの設計段階を示す説明図、第10図はLSIの一例
を示すレイアウト図、第11図は一般的なフロアプラン
の各種手法を示す説明図、第12図は重なりを許すフロ
アプランの手法を示す説明図、第13図はフロアプラン
における重なりを許さない例と重なりを許す列を示す説
明図、第14図はフロアプランにおける素子使用率の説
明図である。 11・・・データ人力部  12・・・仮想配置演算部
13・・・素子使用率演算部 14・・・素子使用率評価部 15・・・領域定義修正部 16・・・データ出力部代
理入力′理士三好秀和 第1 第4図 第5図 (b) 第7図(a) 第8図 第7 図(b) 第9 図 CHIP 論理階層構造 O 2 第12図 図面の浄書(内容に変更なし) 2 第13図(a) 第13図(b) 第14図 6. 補正の対象 図 面 7. 補正の内容 閃面のうち第13図を別紙のとおり浄書する,(内容に
変更なし) 以 上 手続補正書 (方式) 平成1 年10月16日 特 許 庁 長 官 殿 自動フロアプラン演算装置 代表者 青 井 舒 (発送日 平成 1年 9月26日)

Claims (4)

    【特許請求の範囲】
  1. (1)関連する作用を行う一まとまりのセル群の複数種
    をチップ上の重なりを許す複数の配置可能領域に割り付
    ける演算を行う自動フロアプラン演算装置において、 重なり合う領域を持つ配置可能領域同士の間で互いに重
    なり合っている重なり領域と互いに独立している独立領
    域とについてそこに仮想配置される素子使用率を演算す
    る素子使用率演算手段と、この素子使用率演算手段によ
    る各重なり領域および独立領域の素子使用率がどの程度
    均一になっているかを評価する素子利用率評価手段と、
    この素子利用率評価手段が素子使用率の均一化が不十分
    であると評価した時に前記仮想配置手段が定義した仮想
    配置を修正する領域定義修正手段とを備えて成る自動フ
    ロアプラン演算装置。
  2. (2)前記領域定義修正手段が、前記素子使用率評価手
    段の評価した素子使用率評価結果に基づき力学的手法に
    より、素子使用率が均一化する方向に各配置可能領域を
    微小移動させて新たな位置関係を設定するものであるこ
    とを特徴とする請求項1の自動フロアプラン演算装置。
  3. (3)前記領域定義修正手段が、前記素子使用率評価手
    段の評価した素子使用率評価結果に基づき力学的手法に
    より、素子使用率が均一化する形状に各配置可能領域の
    形状を微小変形させて新たな配置可能領域を設定するも
    のであることを特徴とする請求項1の自動フロアプラン
    演算装置。
  4. (4)前記領域定義修正手段が、前記素子使用率評価手
    段の評価した素子使用率評価結果に基づき力学的手法に
    より、子使用率が均一化する方向に各配置可能領域を微
    小移動させて新たな位置関係を設定する領域定義修正演
    算と、前記素子使用率評価手段の評価した素子使用率評
    価結果に基づき力学的手法により、素子使用率が均一化
    する形状に各配置可能領域の形状を微小変形させて新た
    な配置可能領域を設定する領域定義修正演算とを交互に
    繰り返すことを特徴とする請求項1の自動フロアプラン
    演算装置。
JP1159771A 1989-06-23 1989-06-23 自動フロアプラン演算装置 Expired - Fee Related JP2831703B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1159771A JP2831703B2 (ja) 1989-06-23 1989-06-23 自動フロアプラン演算装置
US07/523,525 US5191542A (en) 1989-06-23 1990-05-15 Automatic floorplan operation apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1159771A JP2831703B2 (ja) 1989-06-23 1989-06-23 自動フロアプラン演算装置

Publications (2)

Publication Number Publication Date
JPH0325953A true JPH0325953A (ja) 1991-02-04
JP2831703B2 JP2831703B2 (ja) 1998-12-02

Family

ID=15700905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1159771A Expired - Fee Related JP2831703B2 (ja) 1989-06-23 1989-06-23 自動フロアプラン演算装置

Country Status (2)

Country Link
US (1) US5191542A (ja)
JP (1) JP2831703B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137119A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited フロアプラン装置,フロアプランプログラム及び同プログラムを記録したコンピュータ読取可能な記録媒体
JP2011210189A (ja) * 2010-03-30 2011-10-20 Fujitsu Semiconductor Ltd 半導体装置の設計方法、プログラム、及び設計支援装置

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485396A (en) * 1991-06-28 1996-01-16 Vlsi Technology, Inc. Symbolic routing guidance for wire networks in VLSI circuits
JP3172211B2 (ja) * 1991-09-05 2001-06-04 富士通株式会社 回路合成システム
JPH05120373A (ja) * 1991-10-30 1993-05-18 Mitsubishi Electric Corp 設計検証装置
JP3220250B2 (ja) * 1992-01-09 2001-10-22 株式会社東芝 セル自動配置方法
JPH05216962A (ja) * 1992-02-06 1993-08-27 Nec Corp 領域見積り方式
US5398195A (en) * 1992-02-21 1995-03-14 International Business Machines Corporation Method and system for providing a non-rectangular floor plan
JP2800527B2 (ja) * 1992-02-26 1998-09-21 日本電気株式会社 フロアプラン装置
US5311443A (en) * 1992-08-13 1994-05-10 Motorola Inc. Rule based floorplanner
US5353401A (en) * 1992-11-06 1994-10-04 Ricoh Company, Ltd. Automatic interface layout generator for database systems
JP2898493B2 (ja) * 1992-11-26 1999-06-02 三菱電機株式会社 ミリ波またはマイクロ波icのレイアウト設計方法及びレイアウト設計装置
US5576969A (en) * 1993-03-09 1996-11-19 Nec Corporation IC comprising functional blocks for which a mask pattern is patterned according to connection and placement data
US5544088A (en) * 1993-06-23 1996-08-06 International Business Machines Corporation Method of I/O pin assignment in a hierarchial packaging system
US5513119A (en) * 1993-08-10 1996-04-30 Mitsubishi Semiconductor America, Inc. Hierarchical floorplanner for gate array design layout
US5625568A (en) * 1993-12-22 1997-04-29 Vlsi Technology, Inc. Method and apparatus for compacting integrated circuits with standard cell architectures
US5682322A (en) * 1994-04-19 1997-10-28 Lsi Logic Corporation Optimization processing for integrated circuit physical design automation system using chaotic fitness improvement method
US5535134A (en) * 1994-06-03 1996-07-09 International Business Machines Corporation Object placement aid
US5568636A (en) * 1994-09-13 1996-10-22 Lsi Logic Corporation Method and system for improving a placement of cells using energetic placement with alternating contraction and expansion operations
US5619419A (en) * 1994-09-13 1997-04-08 Lsi Logic Corporation Method of cell placement for an itegrated circuit chip comprising integrated placement and cell overlap removal
US5818722A (en) * 1995-11-03 1998-10-06 Yoji Kajitani Method of placing and extracting modules
US5712793A (en) * 1995-11-20 1998-01-27 Lsi Logic Corporation Physical design automation system and process for designing integrated circuit chips using fuzzy cell clusterization
US5808899A (en) * 1996-06-28 1998-09-15 Lsi Logic Corporation Advanced modular cell placement system with cell placement crystallization
US5867398A (en) * 1996-06-28 1999-02-02 Lsi Logic Corporation Advanced modular cell placement system with density driven capacity penalty system
US5870311A (en) * 1996-06-28 1999-02-09 Lsi Logic Corporation Advanced modular cell placement system with fast procedure for finding a levelizing cut point
US5872718A (en) * 1996-06-28 1999-02-16 Lsi Logic Corporation Advanced modular cell placement system
US6030110A (en) * 1996-06-28 2000-02-29 Lsi Logic Corporation Advanced modular cell placement system with median control and increase in resolution
US6026223A (en) * 1996-06-28 2000-02-15 Scepanovic; Ranko Advanced modular cell placement system with overlap remover with minimal noise
US5844811A (en) * 1996-06-28 1998-12-01 Lsi Logic Corporation Advanced modular cell placement system with universal affinity driven discrete placement optimization
WO1998000799A2 (en) * 1996-06-28 1998-01-08 Lsi Logic Corporation Modular cell placement system with dispersion-driven levelizing system
WO1998000800A2 (en) * 1996-06-28 1998-01-08 Lsi Logic Corporation Modular cell placement system with overlap remover with minimal noise
US6067409A (en) * 1996-06-28 2000-05-23 Lsi Logic Corporation Advanced modular cell placement system
US5831863A (en) * 1996-06-28 1998-11-03 Lsi Logic Corporation Advanced modular cell placement system with wire length driven affinity system
US6085032A (en) * 1996-06-28 2000-07-04 Lsi Logic Corporation Advanced modular cell placement system with sinusoidal optimization
US5963455A (en) * 1996-06-28 1999-10-05 Lsi Logic Corporation Advanced modular cell placement system with functional sieve optimization technique
US5892688A (en) * 1996-06-28 1999-04-06 Lsi Logic Corporation Advanced modular cell placement system with iterative one dimensional preplacement optimization
US5835381A (en) * 1996-06-28 1998-11-10 Lsi Logic Corporation Advanced modular cell placement system with minimizing maximal cut driven affinity system
US5812740A (en) * 1996-06-28 1998-09-22 Lsi Logic Corporation Advanced modular cell placement system with neighborhood system driven optimization
US5914888A (en) * 1996-06-28 1999-06-22 Lsi Logic Corporation Advanced modular cell placement system with coarse overflow remover
US5870312A (en) * 1996-06-28 1999-02-09 Lsi Logic Corporation Advanced modular cell placement system with dispersion-driven levelizing system
US6910200B1 (en) * 1997-01-27 2005-06-21 Unisys Corporation Method and apparatus for associating selected circuit instances and for performing a group operation thereon
US6230304B1 (en) * 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
US6487706B1 (en) * 2000-08-30 2002-11-26 International Business Machines Corporation Contract methodology for concurrent hierarchical design
JP4083965B2 (ja) * 2000-09-27 2008-04-30 株式会社東芝 半導体集積回路の設計パターンのデータ処理方法、及びデータ処理プログラムを記録したコンピュータ読み取り可能な記録媒体
US7934188B2 (en) * 2008-04-24 2011-04-26 International Business Machines Corporation Legalization of VLSI circuit placement with blockages using hierarchical row slicing
US8909501B2 (en) * 2010-11-03 2014-12-09 Eplan Partners, Ltd. Method and apparatus for optimization of floor covering and system for user configuration and real time pricing information
IL210169A0 (en) 2010-12-22 2011-03-31 Yehuda Binder System and method for routing-based internet security
US9232176B2 (en) 2013-03-04 2016-01-05 Janus Technologies, Inc. Method and apparatus for securing computer video and audio subsystems
US9215250B2 (en) 2013-08-20 2015-12-15 Janus Technologies, Inc. System and method for remotely managing security and configuration of compute devices
US9076003B2 (en) 2013-08-20 2015-07-07 Janus Technologies, Inc. Method and apparatus for transparently encrypting and decrypting computer interface data
US11210432B2 (en) 2013-08-20 2021-12-28 Janus Technologies, Inc. Method and apparatus for selectively snooping and capturing data for secure computer interfaces
US9231921B2 (en) 2013-08-20 2016-01-05 Janus Technologies, Inc. System and architecture for secure computer devices
US9384150B2 (en) 2013-08-20 2016-07-05 Janus Technologies, Inc. Method and apparatus for performing transparent mass storage backups and snapshots
US9424443B2 (en) 2013-08-20 2016-08-23 Janus Technologies, Inc. Method and apparatus for securing computer mass storage data
US9684805B2 (en) 2013-08-20 2017-06-20 Janus Technologies, Inc. Method and apparatus for securing computer interfaces

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UST940008I4 (en) * 1974-05-17 1975-11-04 Automated logic mapping system
US4500963A (en) * 1982-11-29 1985-02-19 The United States Of America As Represented By The Secretary Of The Army Automatic layout program for hybrid microcircuits (HYPAR)
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
US4754408A (en) * 1985-11-21 1988-06-28 International Business Machines Corporation Progressive insertion placement of elements on an integrated circuit
JPS63137A (ja) * 1986-02-17 1988-01-05 Mitsubishi Electric Corp 配線領域決定処理装置
US4918614A (en) * 1987-06-02 1990-04-17 Lsi Logic Corporation Hierarchical floorplanner
US4815003A (en) * 1987-06-19 1989-03-21 General Electric Company Structured design method for high density standard cell and macrocell layout of VLSI chips

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137119A1 (ja) * 2005-06-20 2006-12-28 Fujitsu Limited フロアプラン装置,フロアプランプログラム及び同プログラムを記録したコンピュータ読取可能な記録媒体
US7962884B2 (en) 2005-06-20 2011-06-14 Fujitsu Limited Floorplanning apparatus and computer readable recording medium storing floorplanning program
JP2011210189A (ja) * 2010-03-30 2011-10-20 Fujitsu Semiconductor Ltd 半導体装置の設計方法、プログラム、及び設計支援装置

Also Published As

Publication number Publication date
US5191542A (en) 1993-03-02
JP2831703B2 (ja) 1998-12-02

Similar Documents

Publication Publication Date Title
JPH0325953A (ja) 自動フロアプラン演算装置
JP3891599B2 (ja) 集積回路レイアウト内への標準セルの自動挿入装置
CN101206686B (zh) 设计时钟域中锁存器的布图的方法和系统
TW567528B (en) Method for generating a partitioned IC layout
US6408427B1 (en) Wire width planning and performance optimization for VLSI interconnects
US20050289499A1 (en) High level synthesis method for semiconductor integrated circuit
US7493581B2 (en) Analytical placement method and apparatus
US6378115B1 (en) LSI manufacturing method and recording medium for storing layout software
JP2004501439A (ja) 集積回路をパーティション化して、配置及び配線をするシステム
CN114896937A (zh) 一种基于强化学习的集成电路布局优化方法
JPH11338892A (ja) セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体
JPH08221451A (ja) データパス回路のレイアウト設計方法
CN112183015B (zh) 一种面向深度神经网络的芯片布图规划方法
TWI222580B (en) System and method for H-tree signal layout
CN111428435B (zh) 一种集成电路版图功耗优化方法及装置
Gwee et al. A GA with heuristic-based decoder for IC floorplanning
CN112989749B (zh) 一种集成电路版图布线中引脚访问方法及装置
US7386822B1 (en) Simultaneous timing-driven floorplanning and placement for heterogeneous field programmable gate array
JP2001338006A (ja) 論理自動設計支援方法および装置
Chowdhury Analytical approaches to the combinatorial optimization in linear placement problems
CN115270686A (zh) 一种基于图神经网络的芯片布局方法
Tseng et al. Ilp-based alleviation of dense meander segments with prioritized shifting and progressive fixing in pcb routing
Schurmann et al. Three-phase chip planning-an improved top-down chip planning strategy
Paul et al. A study on flare minimisation in EUV lithography by post‐layout re‐allocation of wire segments
Wu et al. Bus-pin-aware bus-driven floorplanning

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees