JPH03259340A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、命令を読み込みこれに基づいてデータの処理
を実行するデータ処理装置に関する。

「従来の技術」 現在存在するコンピュータのほとんどは、主記憶装置内
にプログラムを蓄え、命令を順次取り出して実行すると
いうプログラム記憶型逐次処理方式に基づいている。こ
の種のコンピュータでの命令の実行は、通常、フェッチ
、デコード、エグゼキュート、およびライトという４つ
の基本サイクルから戊り立っている。

（イ）フェッチ・サイクル このサイクルでは、主記憶装置から次に実行すべき命令
の取り出しが行われる。命令のアドレスはプログラムカ
ウンタに保持され、取り出した命令は命令レジスタに格
納される。また、プログラムカウンタは命令の語長に合
わせてその値がインクリメントされる。

（ロ）デコード・サイクル このサイクルでは、取り出した命令の命令コードを解読
し実行すべき処理の決定が行われる。

〈ハ）エグゼキュート・サイクル このサイクルでは、命令の演算対象として主記憶装置や
レジスタから取り出したオペランドに対して、命令コー
ドで指定された演算が施される。

〈二）ライト・サイクル このサイクルでは、演算結果がレジスタや主記憶装置に
格納される。

第６図は、通常の逐次処理方式のコンピュータにおいて
プログラムが実行される様子を表わしたものである。こ
こて、Ｆ、Ｄ、Ｅ、Ｗは、それぞれフェッチ、デコード
、エグゼキュート、およびライト・サイクルを示してい
る。それぞれの命令は、これら一連の基本サイクル群を
順次実行することによって実行される。この図に示すよ
うに、例えば第２の命令１２　（同図ｂ）の実行は、そ
の直前の第１の命令１１（同図ａ〉のライト・サイクル
が終了した後に開始され、また、第３の命令１３　（同
図Ｃ）は第２の命令１２のライト・サイクル終了後に開
始されるようになっている。

この方式では、それぞれのサイクルＴ、〜Ｔ４の処理時
間を短縮することにより命令の実行速度をある程度まで
高速化することができるが、コンピュータを構成する素
子の動作速度には物理的な限界が存在するため、当然コ
ンピュータ全体としての処理速度にも限界が存在するこ
ととなる。この限界を超えてさらに高速なコンピュータ
を実現するためには、複数の基本サイクルを同時に実行
する並列処理が不可欠となる。この並列処理方式として
、時間的並列処理を行うパイプライン制御方式や空間的
並列処理を行うプロセッサアレー制御方式などが提案さ
れ、実用に至っている。このうち、パイプライン制御方
式では、命令の実行をいくつかのステージと呼ばれる細
かい動作に分割し、各ステージを実行するハードウェア
機構を用意する。そして、それぞれのステージ実行部は
、実行後その結果を次のステージ実行部に渡すと共に、
次の命令に対して同一ステージを実行するようになって
いる。これは、丁度ベルトコンベアに部品をのせて複数
の人間が順次組み立てていく流れ作業に類似している。

第７図は、従来のパイプライン制御方式によるデータ処
理装置の動作を表わしたものである。この図で、それぞ
れの命令は１マシンサイクルＴ。

ごとに開始され、１マシンサイクルごとに結果が得られ
るため、４ステージからなる命令の実行も見かけ上１マ
シンサイクルごとに実行されることとなる。すなわち、
ある時点を見ると見かけ上腹数の命令が並列に処理され
、これによりコンピュータ全体としての処理速度の向上
を図ることができる。

「発明が解決しようとする課題」 このように、従来のデータ処理装置では、パイプライン
制御方式による時間的並列処理を行うことにより、処理
速度の高速化が図られてきた。しかしながら、この方式
においても、プロセッサはメモリから個々の命令を１つ
ずつ順に読み込み、その順に実行するという方式に変わ
りはなく、より高速な処理を行うには限界があるという
欠゛点があった。

そこで、本発明の目的は、複数の命令の同一処理を同時
に並列実行することのできるデータ処理装置を提供する
ことにある。

「課題を解決するだめの手段」 本発明では、（１）命令およびデータを記憶する記憶手
段と、（ｉｉ　）この記憶手段から複数の命令を同時に
取り込む命令取込手段と、（ｉｉｉ　）この命令取込手
段により取り込まれた複数の命令を同時に実行する複数
の命令実行手段と、（ｉｖ）これら複数の命令実行手段
ごとに設けられ、命令を構成する各実行段階の進行管理
を行う複数のパイプラインユニ７）と、（Ｖ）命令取込
手段により取り込まれた複数の命令が同時に実行可能か
否かを検知する検知手段と、（ｖｉ）この検知手段が命
令取込手段により取り込まれた複数の命令を同時に実行
可能であると検知したとき、複数の命令実行手段のそれ
ぞれに対し、これらの命令の同時実行を指示する命令実
行指示手段とをデータ処理装置に具備させる。

そして、本発明では、記憶手段から複数の命令を同時に
取り込むと共に、検知手段がこれら複数の命令を実行可
能と判定したとき、これらの実行制御を複数の命令実行
手段とパイプラインユニットにより並列に行うこととす
る。

「実施例」 以下、実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるデータ処理装置を表
わしたものである。この装置にはプロセッサ２１が備え
られ、アドレスバス２２およびデータバス２３を介して
メモリ２４および入出力装置２５の双方に接続されてい
る。各種の命令はプログラムの形でこの入出力装置２５
に人力され、メモリ２４に格納されるようになっている
。プロセッサ２１は、アドレスバス２２を介して続出ア
ドレスを指定することにより、データバス２３を介して
メモリ２４から命令を読み出し、この命令に基づいてデ
ータ処理を行う。そして、その結果をメモリ２４または
入出力装置２５に転送するようになっている。データバ
ス２３は、メモリ２４に格納された個々の命令のビット
数の２倍のバス幅を有しており、２つの命令を同時にプ
ロセッサ２１に転送することができるようになっている
。

第２図は、メモリ２４に格納される命令のフォーマット
を表わしたものである。それぞれの命令は、オペレーシ
ョン・コード・フィールド２６、および第１〜第３のオ
ペランド・フィールド２７〜２９から構成されている。

このうち、オペレーション・コード・フィールド（以下
、○ＰＣフィールドと呼ぶ。）２６は、加算、減算、ロ
ード、ストアなど実行すべき演算や操作の種類を指定し
、第１、第２のオペランド・フィールド（以下、それぞ
れＳｌ　　フィールド、Ｓ２　フィールドと呼ぶ。〉２
７．２８は、演算の対象となるデータが格納されている
レジスタを指定するようになっている。

また、第３のオペランド・フィールド（以下、Ｄフィー
ルドと呼ぶ。）２９は、演算結果を格納するレジスタを
指定するためのフィールドである。

以上のような構成のデータ処理装置の動作を説明する。

第２図に示したフォーマットを有する２つの命令は、メ
モリ２４からデータバス２３を介し、ｌメモリサイクル
で並列に読み出される。プロセッサ２１では、これら２
つの命令に基づいて並列にデコードや演算が行われ、そ
の結果はデータバス２３を介して並列にメモリ２４、ま
たは入出力装置２５に与えられる。

第３図は、第１図のプロセッサ２１を詳細に表わしたも
のである。このプロセッサ２１には様々な種類のレジス
タからなるレジスタファイル３１が設けられている。こ
のレジスタファイル３１には、４つの読出ボー）Ｓ、、
、Ｓｅａ、Ｓｌｂ、Ｓ２ｂ、および２つの書込ボートＤ
お、Ｄｂ　が備えられ、このうち４つの続出ボートはそ
れぞれ３人力ラッチ３２〜３５の入力側の１つに接続さ
れている。

３人力ラッチ３２．３３の出力側は演算器３６ａへ、３
人力ラッチ３４．３５の出力側は演算器３６ｂへと接続
されている。これらの演算器３６ａ、３６ｂの出力はそ
れぞれ２つに分岐され、一方はそれぞれラッチ３８ａ、
３８ｂに、他方はさらにそれぞれ４つに分岐され３人力
ラッチ３２〜３５に接続されている。

ラッチ３８ａ、３８ｂの出力はそれぞれ２つに分岐され
、一方は内部バス４２．４３によりレジスタファイル３
１の書込ボートＤ、、Ｄゎに、他方は第１の双方向ゲー
ト４１に接続されている。

この第１の双方向ゲート４１の出力は３つに分岐され、
その１つは内部バス４５により第２の双方向ゲート４６
に接続されている。他の２つのうちの一方はアドレスラ
ッチ４９に直接接続され、もう一方はプログラムカウン
タ４８を介してアドレスラッチ４９に接続されている。

アドレスラッチ４９および第２の双方ゲート４６には、
それぞれアドレスバス２２、データバス２３が１１され
ている。

このデータバス２３には、２つのパイプラインユニット
５４ａ、５４ｂ、および検知ユニ、ト５６からなるコン
トロールユニット５８が接続されている。これらのパイ
プラインユニッ）５４ａ、５４ｂは、それぞれ次のよう
な４つのパイプラインステージから構成されている。

（１〉フェッチ・ステージ〔Ｆ〕 ここでは、実行すべき命令がメモリ２４　（第１図）か
ら読み出される。読み出された命令は、それぞれラッチ
６１ａ、６１ｂに保持される。

（２）デコード・ステージ（Ｄ） ここでは、フェッチ・ステージで読み出された命令の解
読が行われ、レジスタファイル３１内の該当するレジス
タ、すなわちＳｌ　フィールド、Ｓ２フイールド〈第２
図〉が示すレジスタから演算の対象となるデータが読み
出される。ここで、解読された情報はそれぞれラッチ６
２ａ、６２ｂに保持される。

（３〉エグゼキュート・ステージ〔Ｅ〕ここでは、デコ
ード・ステージで解読された情報を基に、レジスタファ
イル３１から読み出されたデータに対して演算器３６ａ
、３６ｂによる演算が行われる。これらの演算結果はそ
れぞれラッチ６３ａ、６３ｂに保持される。

（４）ライト・ステージ〔Ｗ〕 ここでは、エグゼキュート・ステージで行われた演算結
果が、それぞれレジスタファイル３１の該当するレジス
タ、すなわちＤフィールド（第２図）が示すレジスタに
書き込まれる。

これら４つのパイプラインステージは、それぞれパイプ
ラインユニット５４ａ、５４ｂにおいて〈１〉〜（４）
の順に同時に進行するようになっており、これにより２
つの命令が並列に実行される。

また、デコード・ステージ、すなわちラッチ６１ａと６
２ａの間およびラッチ６１ｂと６２ｂの間には検知ユニ
ット５６が設けられ、２つのパイプラインユニッｌ−５
４ａ、５４ｂ内の命令が同時に実行可能か否かを検知す
るようになっている。

第４図および第５図と共に、以上のような構成のプロセ
ッサ２１の動作を説明する。この第４図で、縦方向は読
み出され実行される命令の順序を、横方向は時間を示す
。また、Ｆ、Ｄ、Ｅ、Ｗは、それぞれ、コントロールユ
ニット５８のパイプラインユニット５４ａ、５４ｂにお
けるフェッチ、デコード、エグゼキュート、ライトの各
ステージを示す。ここではまず、第３、第４の命令（第
４図ｃ、ｄ）が実行される場合の動作を説明するために
、便宜上、第１、第２の命令（第４図ａ、ｂ）は同時に
実行され４サイクルで終了するものとする。

第３、第４の命令７３．７４が、データバス２３を介し
てメモリ２４　（第１図）からプロセッサ２１に対し転
送されると、これらの命令はコントロールユニット５８
のフェッチ・ステージ〔Ｆ〕のサイクルで取り込まれる
（第５図ステップ■）。

データバス２３は、第２図に示した命令フォーマットの
ビット幅の２倍のバス幅を有しているので、これら２つ
の命令は１メモリサイクルの間に取り込まれ、以後コン
トロールユニット５８内のそれぞれ独立したパイプライ
ンユニッ）　５４　ａ。

５４ｂにより並列に処理される。ここでは、パイプライ
ンユニッ）５４ａ、５４ｂは、それぞれ第１、第２の演
算器３６ａ、３６ｂの制御を行うよう割り当てられてい
る。

フェッチ・ステージＣＦ）で取り込まれた２つの命令は
、それぞれラッチ６１ａ、６１ｂでラッチされたのち、
デコード・ステージ［Ｄ）のサイクルで解読される（ス
テップ■）。解読されたそれぞれの命令のＯＰＣフィー
ルド（第２図）は、演算器３６ａ、３６ｂに与えられる
。また、Ｓ。

フィールド、Ｓ２　フィールド（同図）が解読されると
、レジスタファイル３１から、演算対象データの格納さ
れたレジスタが各命令ごとに２つずつ選択される。これ
ら計４つのレジスタに格納された演算対象データは、４
つの続出ポートを介して同時に読み出される（ステップ
■）。すなわち、第３の命令（第４図Ｃ）の演算対象デ
ータは読出ボートＳ１、Ｓ２Ｍからラッチ３２．３３に
転送され、第４の命令（同図ｄ）の演算対象データは読
出ポー）　Ｓｌｂ、　Ｓ２ｂからラッチ３４．３５に転
送される。このとき、デコード・ステージ〔Ｄ〕で解読
された情報は検知ユニット５６にも人力され、これら２
つの命令が同時に実行可能か否かの判定が行われる（ス
テップ■）。すなわち、パイプラインユニッ）５４ａ内
の命令の、演算結果を格納するレジスタを示すＤフィー
ルド（第２図）と、パイプラインユニッ）５４ｂ内の命
令の、演算の対象となるレジスタを示すＳ、フィールド
またはＳ２　　フィールド（同図）とが異なっていると
き、これら２つの命令は同時実行可能と判定され、そう
でないときには同時実行不可と判定される。ただし、ジ
ャンプ命令など特殊な命令の場合には、無条件で同時実
行不可と判定される。

ここでは同時実行可能との判定が行われ（ステップ■；
Ｙ）、次のエグゼキュート・ステージ［Ｅ）で２つの命
令が同時に実行される。すなわち、ラッチ３２．３３の
データは第１の演算器３６ａへ、ラッチ３４．３５のデ
ータは第２の演算器３８ｂに入力され、それぞれの命令
の○ＰＣフィールド（第２図）が示す演算が行われる（
ステップ■）。

このとき、第３、第４の命令７３．７４の演算対象レジ
スタを示すＳ、フィールド、Ｓ２　フィールド（同図）
が、その直前に実行された第１、第２の命令７１．７２
　（第４図ａＳｂ）の演算結果格納レジスタを示すＤフ
ィールド（第２図）と−致することがある（ステップ■
；Ｙ）。この場合、第３、第４の命令７３．７４のデコ
ード・ステージ〔Ｄ〕においてレジスタファイル３１か
ら演算対象データを読み出すタイミング（第４図１＋　
）では、第１、第２の命令７１．７２の演算結果のレジ
スタファイル、３１への書き込みはまだ終了していない
。そこで、このようなときには、コントロールユニット
５８はこれを検知し、その旨をラッチ３２〜３５に通知
する。これにより、ラッチ３２〜３５では、第１１第２
の命令７１．７２のエグゼキュート・ステージ〔Ｅ〕で
の演算結果、すなわち演算器３６ａ、３６ｂの出力が、
次の命令の演算対象として直接ラッチされることとなる
（ステップ■）。このようにして、直前の命令の演算結
果を次の命令の演算の対象とするという時系列的に関連
した命令を実行するときであっても、問題なくタイミン
グを調整することができる。

第１、第２の演算器３６ａ、３６ｂから出力された演算
結果は、それぞれラッチ３８ａ、３８ｂによりラッチさ
れる。そして、次のライト・ステージ〔Ｗ〕のサイクル
でそれぞれレジスタファイル３１の書込ボートＤ、、Ｄ
ｂ　から入力されると共に、第１の双方向ゲー）４１に
も入力される。

そして、書込ボートＤ、　、Ｄ、からレジスタファイル
３１に入力された演算結果は、それぞれの命令のＤフィ
ールド（第２図〉で指定されたレジスタに書き込まれる
〈ステップ■〉。

第１の双方向ゲート４１では、外部からの指示により、
内部バス４２または４３と内部バス４５との間で双方向
に行われる４つのデータ転送状態、あるいはハイインピ
ーダンス状態のうちの１つが選択される。この内部バス
４５に接続されたプログラムカウンタ４８では、命令が
実行されるごとに命令アドレスの値を１つずつインクリ
メントしてアドレスラッチ４９に与える。アドレスラッ
チ４９では、プログラムカウンタ４８から与えられた命
令アドレスの値、または内部バス４５上のデータのいず
れかを保持し、これをアドレスバス２２へと出力する。

そして、第１の双方向ゲー）４１から内部バス４５に出
力されたデータは、第２の双方向ゲート４６を介してデ
ータバス２３上に出力され、メモリ２４　（第１図）ま
たは入出力装置２５（同図〉の、アドレスバス２２で指
定されたアドレスに対して、書き込み、または転送が行
われる。

このようにして、第３、第４の命令７３．７４は同時に
実行され、４サイクルで終了することとなる。

次に、第５、第６の命令７５．７６　（第４図ｅ、ｆ）
が実行される場合の動作を説明する。ここでは、デコー
ド・ステージ〔Ｄ〕において検知ユニット５６が、これ
ら２つの命令の同時実行を不可と判定したとする。この
場合、第５の命令７５はそのままエグゼキュート・ステ
ージ〔Ｅ〕、ライト・ステージ〔Ｗ〕へと進行するが、
第６の命令７６はダミー・サイクル（第４図「の×）の
のち（第５図ステップ■）、エグゼキュート・ステージ
〔Ｅ〕、ライト・ステージ［’ｖＶ　Ｅへと進行する。

すなわち、第６の命令７６を実行するには５サイクルを
所要することとなる。

続く第７、第８の命令７７．７８（第４図ｇ１ｈ）では
、第６の命令７６のダミー・サイクル（×）の影響によ
り、フェッチ・ステージ〔Ｆ〕とデコード・ステージＣ
Ｄ）との間に同様のダミー・サイクル（Ｘ）が挿入され
る。これにより、同様に５サイクルで実行終了となる。

そして、第９、第１０の命令７９．８１で正常なサイク
ルに復帰する。

このように、同時実行不可の命令であっても、通常より
１サイクル多く所要するだけで実行されることとなる。

なお、本実施例では、実行ユニットとパイプラインユニ
ットをそれぞれ２組用いることにより２つの命令を同時
に実行することとしたが、さらに多くの実行ユニットお
よびパイプラインユニットを用意して、より多くの命令
を同時実行するように構成することもできる。これによ
り、さらに高速化を図ることができる。

また、本実施例では、命令の取り込みとデータのやりと
りを共通のバスで行うこととじたが、これらを独立させ
て２系統のバスとし、いわゆるバーバード・アーキテク
チャで構成することもできる。

さらに、本実施例では、第１図のプロセッサ２１とメモ
リ２４とを直接接続することとしたが、この間にキャッ
シュ・メモリや書込バッファを設けることにより、より
一層の高速化を図ることができる。

「発明の効果」 以上説明したように、本発明によれば複数の命令を同時
に取り込むと共に、これらを複数の実行ユニットとパイ
プラインユニットにより並列に実行することとしたので
、データ処理速度を高速化することができるという効果
がある。

【図面の簡単な説明】

第１図〜第５図は本発明の一実施例を説明するためのも
ので、このうち第１図はデータ処理装置を示すブロック
図、第２図は第１図のデータ処理装置で処理される命令
のフォーマットを示す説明。 図、第３図は第１図のデータ処理装置に備えられたプロ
セッサを詳細に示すブロック図、第４図は第３図のプロ
セッサの動作を説明するためのタイミング説明図、第５
図は第３のプロセッサの動作を説明するための流れ図、
第６図は従来の逐次処理方式のコンピュータにおいて命
令が実行される様子を示すタイミング説明図、第７図は
従来のパイプライン制御方式によるデータ処理装置の動
作を説明するためのタイミング説明図である。 ２１・・・・・・プロセッサ、２２・・・・・・アドレ
スバス、２３・・・・・・データバス、２４・・・・・
・メモリ、２５・・・・・・入出力装置、 ３１・・・・・・レジスタファイル、 ３６ａ、３６ｂ・・・・・・演算器、 ５４ａ、５４ｂ・・・・・・パイプラインユニット、５
６・・・・・・検知ユニット、 ５８・・・・・・コントロールユニット。

Claims (1)

1. 【特許請求の範囲】 命令およびデータを記憶する記憶手段と、 この記憶手段から複数の命令を同時に取り込む命令取込
   手段と、 この命令取込手段により取り込まれた複数の命令を同時
   に実行する複数の命令実行手段と、これら複数の命令実
   行手段ごとに設けられ、命令を構成する各実行段階の進
   行管理を行う複数のパイプラインユニットと、 前記命令取込手段により取り込まれた複数の命令が同時
   に実行可能か否かを検知する検知手段と、この検知手段
   が前記命令取込手段により取り込まれた複数の命令を同
   時に実行可能であると検知したとき、前記複数の命令実
   行手段のそれぞれに対し、これらの命令の同時実行を指
   示する命令実行指示手段 とを具備することを特徴とするデータ処理装置。