JPH0496132A

JPH0496132A - 電子計算機

Info

Publication number: JPH0496132A
Application number: JP20933690A
Authority: JP
Inventors: Shigeo Kamiya; 神谷　茂雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1992-03-27
Anticipated expiration: 2014-03-31
Also published as: JP2877468B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は主記憶部に格納された命令を順次読み出し、こ
れらの命令をパイプライン処理により実行する中央処理
部を備えた電子計算機に関する。

（従来の技術）従来の電子計算機においては処理の高速化を計るため、
パイプライン処理が頻繁に行なわれている。パイプライ
ン処理とは、中央処理部（ＰＣＵ）内で通常６段に分か
れている。この６段とは、命令アドレス変換、命令フェ
ッチ、命令デコード。

オペランドフェッチ、実行、アップデートの各処理であ
る。

これらの夫々を説明すると、先ず「命令アドレス変換」
ではプログラムカウンタに格納された論理番地（プログ
ラム上の仮想アドレス）を物理番地（主記憶部上の実ア
ドレス）に変換する。次に「命令フェッチ」では、物理
番地に従って該当する命令を読み出す６　（ここでは主
記憶部より直接読み出すのではなく、キャッシュメモリ
より読み出すことが多い）次に「命令デコード」では読
み出した命令をデコーダが解釈する。ここで命令の種類
としてはロード命令、ストア命令２介岐命令。

演算命令の４種類が通常存在する。「デコーダ」では命
令の種類に従って第４段（次段）の対応する構成部に制
御信号を送るとともに該命令を次段のレジスタ（これは
１個のみである）へ送る。ここでロード命令、ストア命
令の場合は第４段の物理番地変換回路のみに制御信号が
送られ１分岐命令の場合は第４段の分岐条件チェック部
のみに制御信号が送られ、演算命令の場合は第４段のジ
ェネラルレジスタ（演算用、ストア用データのレジスタ
）、第５段の演算器のみに制御信号が送られる。「オペ
ランドフェッチ」では格納された命令を実行するための
前処理が行なわれる。ロード命令、ストア命令の場合は
この命令中に記述されたメモリアドレスの論理番地を物
理番地へ変換する。

分岐命令の場合は無条件分岐のときを除いて次段のレジ
スタへ送られる。演算命令の場合は演算に必要なデータ
がジェネラルレジスタより読み出され、次段の演算器用
レジスタへ格納される。「実行」ではロード命令の場合
はキャッシュメモリ（主記憶部に代わるもの）の該当ア
ドレスからデータを読み出す、ストア命令の場合はキャ
ッシュメモリの該当アドレスへデータを書き込む６分岐
命令の場合は分岐条件が成立していれば分岐先命令アド
レスを第１段のプログラムカウンタへ送る。

演算命令の場合はオペレーションコードに従って算術論
理演算が行なわれる。「アップデート」では前段のロー
ド命令により読み出されたデータが第４段のジェネラル
レジスタへ格納される。又、演算命令による演算結果も
ジェネラルレジスタへ格納される。（従来のＣＰＵの構
成図としては、第４図でレジスタ１４２．１４３．１４
４．１４５が１個しかないものを想定すればよい）この様に従来のパイプライン処理では、１命令ずつに対
して順次６段から成る処理を行なうものであった。特に
命令が読み出された後、実際に処理が施される第４段の
「オペランドフェッチ」。

第５段の「実行」においても命令の種類に拘わらす１命
令ずつ処理される。ここで上述した様に命令にはロード
命令、ストア命令２分岐命令、演算命令の４種類あるが
、これらは処理動作が異なることから、出来れば同−段
で並行して処理を行ないたい。ところが命令の実行に必
要なメモリアドレス、レジスタ番号等がこれら４命令間
で重複している場合にはデータの一貫性が保持できない
ため、これら４命令を同−段で並行して処理できない。

従って「オペランドフェッチ」　「実行」においても１
命令ずつ順に処理する方式を採っており、このために処
理時間が大幅に遅延するという欠点が有った。

（発明が解決しようとする課Ｍ）この様に従来のパイプライン処理においては、種類の異
なる命令についてもアクセスすべきメモリアドレスやレ
ジスタ番号等が重複する場合が有り得るため１命令ずつ
順に実行しており、このため処理時間が大幅に遅延する
という欠点が有った。

そこで本発明の目的は、種類の異なる４命令に対し、そ
のメモリアドレスやレジスタ番号が重複しない限り、同
−段で並行して処理させることにより、その処理時間の
高速化を計った電子計算機を提供することにある。

〔発明の構成〕

（ＭＩＮＩを解決するための手段）本発明は命令列を格納した記憶部と、この記憶部より命
令を順次読出して命令アドレス変換。

命令フェッチ、デコード、オペランドフェッチ。

実行、アップデートの６段から成るパイプライン処理を
行なう中央処理部とを備えた電子計算機において、中央
処理部は複数種類の命令が並行して実行可能か否か判定
し、可能な場合にはこれらを並行して処理させることを
特徴とする。具体的に云えば、前記中央処理部は命令フ
ェッチ段において４命令ずつ順次フェッチする命令レジ
スタと、デコード段において前記命令レジスタより先頭
の４命令を読み出しこれらがロード命令、ストア命令２
分岐命令、演算命令であって並行して実行可能か否かを
判定するデコーダと、オペランドフェッチ段において前
記デコーダにより実行可能であると判定された場合４命
令夫々を対応させてフェッチするレジスタ群と、実行段
において前記レジスタ群のロード命令に従って前記記憶
部よりデータを読み出す処理、ストア命令に従って前記
記憶部へデータを書き込む処理２分岐命令に従って分岐
命令をチェックする処理、演算命令に従って算術論理演
算を行なう処理を並行して実行させる手段とを具備した
ものである。

（作用）本発明では中央処理部のデコーダが命令レジスタより４
命令ずつ順次読出し、これらがロード命令、ストア命令
９分岐命令、演算命令であって並行して実行可能か否か
判定する。この判定では■　分岐命令が無条件分岐のと
き、これ以降の命令をキャンセルする。

■　ロード命令のメモリアドレスとストア命令のメモリ
アドレスが同一のとき、これらは並行して実行できない
。

■　ロード命令、或いは演算命令のデスティネーション
・レジスタ番号とストア命令のデスティネーション・レ
ジスタ番号が同一のとき、これらは並行して実行できな
い。

■　ロード命令のデスティネーション・レジスタ番号と
演算命令のソース・レジスタ番号が同一のとき、これら
は並行して実行できない。

■　演算命令が条件を決めるものであるとき、これ以降
の条件分岐命令とは並行して実行できなし１゜の規則を用いる。そして読み出した４命令がロード命令
、ストア命令９分岐命令、演算命令でない場合、又は上
記規則により４命令が並行して実行できないと判定され
た場合、命令レジスタの以降の４命令から該当する命令
を読み出し、先の４命令の実行可能分と組合せてこれら
が並行して実行可能か否か判定する。実行可能と判定さ
れれば該当する命令を先の４命令の実行不可能分と入れ
替える。実行不可能と判定されれば先の４命令の実行可
能分と残りをノツプ命令とした４命令を次段のレジスタ
群へ送る。

夫れにしてもパイプライン処理の「オペランドフェッチ
」　「実行」で４種類の命令を可能な限り並行して処理
するため、その処理時間が大幅に高速化される。

（実施例）以下、図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例による電子計算機の全体ブロ
ック図である。ここで中央処理部１１は主記憶部１２よ
り命令を読み出し、データをアクセスしながら処理を実
行する。入出力部１３は主記憶部１２へ格納するための
プログラムを入力し、又データをプリントアウト等する
ためのものである。ここで主記憶部１２は全てのプログ
ラムを記憶できるだけの容量を有するものが望ましい。

例えばデータを含めた全プログラム量を８００ギガバイ
トとすると、この主記憶部の記憶容量はそれ以上（例え
ば１テラバイト）実装する。この様にすると従来は不足
分のプログラムを補助記憶装置に記憶させて主記憶部と
の間でスワップイン、スワップアウト処理を行なってい
たが、この必要が無くなる。

つまりプログラムの実行要求から直ちに実行開始できる
。

第２図（ａ）は上記主記憶部に格納されたプログラムの
命令フォーマットを示す、この命令フォーマット２１は
１２８ビツトである。つまり主記憶部の大容量に従って
命令長も従来の１６ビツト、３２ビツト等に比べて増大
している。オペレーション・フィールド２２は１６ビツ
トあり命令の種類を示している。例えばロード命令、ス
トア命令９介岐命令。

演算命令である。・デスティネーシン・フィールド２３
は１６ビツトあり、デスティネーションデータを格納す
る場所、つまり演算結果等を格納するレジスタ番号を示
している。第１ソース・フィールド２４は１６ビツトあ
り、第１のソース・データを格納している場所、つまり
演算の対象となるデータを格納したレジスタ番号を示す
、第２′）−ス／拡張フィールド２５は１６ビツトあり
、次の６４ビツトのデータ・フィールド２６とペアにな
っている。つまり第２ソース／拡張フイールド２５の値
により、データ・フィールド２６の内容が決まる。

例えば第２図（ｂ）に示すように第２ソース拡張フイー
ルド２５の値が００００（＝１６進数）の場合、データ
・フィールド２６の値はイミディエイト値と定義される
。つまりデータ・フィールド２６の内容はデータそのも
のである。

第２図（ｃ）に示すように第２ソース／拡張フイールド
２５の値が０００１の場合、データ・フィールド２６の
値はディスプレースメント値と定義される。つまりデー
タ・フィールド２６の内容は第２ソース・オペランドが
格納されている論理番地となる。（ここでは６４ビツト
のアドレス空間を表現できる）第２図（ｄ）に示すように第２ソース／拡張フイールド
２５の値が０００２の場合、データ・フィールド２６の
値はプログラム・カウンタ相対のディスプレースメント
値と定義される。つまりデータ・フィールド２６の値に
プログラム・カウンタの値を加算した値が第２ソース・
オペランドが格納されている論理番地となる。

第３図はロード命令、ストア命令９脅岐命令。

演算命令夫々に対してオペレーション・フィールド、デ
イティネーション・フィールド、第１ソース・フィール
ド、第２ソース／拡張フイールド＋データ・フィールド
の内容を示すものである。

（夫々の内容がどの処理で使用されるかについては後述
する）第４図は中央処理部の内部構成をパイプライン処理の各
段と対応付けて示す図である。この中央処理部は６４ビ
ット単位（第２図（ａ）の命令フォーマットのデータ・
フィールドに該当する）でデータ処理を行なう。従って
後述するジェネラルレジスタは１語が６４ビツト、演算
部も６４ビツトを１語として行なう。

ここのパイプライン処理は命令アドレス変換。

命令フェッチ、デコード、オペランドフェッチ。

実行、アップデートの６段からなる。更に本発明の特徴
として、第４段のオペランドフェッチ、第５段の実行に
おいてはロード命令、ストア命令。

分岐命令、演算命令の４命令が並行して（同時（４）実
行される。

ここで、中央処理装置１１は仮想記憶方式をとっている
。つまり、プログラムカウンタの値や、命令２１の番地
の値は論理番地である。また中央処理装置１１は６段の
パイプライン処理を行なうので。

各段がそれぞれ異なる一つ以上の命令を処理している。

そこで、各段にそれぞれ処理している命令の先頭番地の
値を格納しているプログラムカウンタＰＣＩＩＩ、　１
２１．１３１．１５１．１６１がある。

さて、各段のパイプライン処理について各構成部の動作
を説明する。

第１段のパイプライン処理は「命令アドレス変換」を行
なう。つまり、これから命令フェッチしようとしている
プログラムカウンタの値は論理番地なので、これを物理
番地に変換する。

ＰＣ−ＰＴＩＩＩはこれから命令フェッチしようとする
論理番地を格納しているレジスタである。

加算回路１０１は命令キャッシュ１２３から読み出す命
令データ幅分を加算する回路である。本実施例では命令
キャッシュ１２３から同時に４命令分の６４ハイド読み
出すとすれば、加算回路１０１は常に６４加算する。　
（１命令＝１６バイト＝１２８ビツト）物理番地変換回
路１１２はＰＣ−ＰＴＩＩＩの論理番地の値を物理番地
の値に変換する回路である。

第２段のパイプライン処理では「命令フェッチ」を行な
う。

ＰＣ−ＩＦ１２１はパイプラインの命令フェッチ処理を
行なっている命令の先頭番地（＝論理番地）を格納する
レジスタである。ＰＣ−ＰＡ１２２は物理番地を格納す
るレジスタである。ＰＣ−ＰＡ１２２の番地で命令キャ
ッシュ１２３にアクセスする。

第３段のパイプライン処理では「命令デコード」を行な
う。

Ｐ　Ｃ−Ｄ　１３１はパイプラインのデコート処理を行
なっている命令の先頭番地（＝論理番地）を格納してい
るレジスタである。命令キャッシュ１２３から読み出さ
れた命令は命令レジスタ１３２にセットされる。なお、
命令レジスタ１３２は命令キャッシュ１２３からは４命
令間時に読み出されるのをダブルバッファとして８命令
向時に格納できる。つまり、命令レジスタ１３２は１２
８バイト＝　１０２４ビツトある。

命令レジスタ１３２にセットされている命令をデコード
するのがデコーダ１３３である。デコーダ１３３は命令
レジスタ１３２に格納されている命令の内で、先頭から
最大４命令をデコードできる。つまり、先頭からの４命
令がロード、ストア、分岐、演算の各命令になっており
、かつ、デコーダ１３３がこれらロード、ストア、分岐
、演算を同時に実行できると判断すれば、ロード命令は
命令レジスタ１４２に、ストア命令は命令レジスタ１４
３に１分岐命令は命令レジスタ１４４に、演算命令は命
令レジスタ１４５にセットする。（同時実行の判断方法
については後述する）たとえば、命令レジスタ１３２にセットされている８命
令が先頭から ■　ロード命令 ■　ストア命令 ■　演算命令 ■　分岐命令 ■　ロード命令 ■　ストア命令 ■　演算命令 ■　ロード命令であって■〜■が同時実行可能と判断されたならば、命
令レジスタ１４２には■ロード命令、命令レジスタ１４
３には■ストア命令、命令レジスタ１４４には■分岐命
令、命令レジスタ１４５には■演算命令がセットされる
。

先頭からの４命令が上記の４種類に別れていなくても、
命令レジスタ１３２にフェッチされている８命令に対し
、先頭からのを優先的に調べ、４種類の命令を同時に実
行できるとデコーダ１３３が判断すればその４命令を同
時に実行させる。

たとえば、命令レジスタ１３２にセットされている８命
令が先頭から ■　ロード命令 ■　ストア命令 ■　演算命令 ■　ロード命令 ■　ストア命令 ■　演算命令 ■　分岐命令 ■　ロード命令ならば、デコーダ１３３が■ロード命令、■ストア命令
、■分岐命令、■演算命令の４命令に実行可能と判断す
れば、さらに、■ロード命令、■ストア命令、■演算命
令と、■分岐命令とで実行を逆転しても矛盾が生じない
と判断すれば、命令レジスタ１４２には■ロード命令、
命令レジスタ１４３には■ストア命令、命令レジスタ１
４４には■分岐命令、命令レジスタ１４５には■演算命
令をセットする。

ここで選ばれなかった■ロード命令、■ストア命令、■
演算命令については次のサイクルへ回される。

つまり次のサイクルで命令レジスタ１４２に■ロード命
令、命令レジスタ１４３に■ストア命令、命令レジスタ
１４４にノツプ命令、命令レジスタ１４５に■演算命令
をセットする。

上記の例で、デコーダ１３３が■ロード命令、■ストア
命令、■分岐命令、■演算命令の４命令を同時に実行で
きないと判断すれば１例えば■ロード命令しか実行でき
ないと判断とすれば、命令レジスタ１４２には■ロード
命令をセットするが、命令レジスタ１４３．命令レジス
タ１４４．命令レジスタ１４５にはノツプ命令をセット
する。

ＰＣ調整回路１３４は、デコーダ１３３がら出力した命
令（通常の場合はロード命令、ストア命令９分岐命令、
演算命令）のそれぞれの先頭番地を発生する回路である
。

第４段のパイプライン処理は「オペランドフェッチ」を
行なう。

ＰＣ−ＯＦ１４１は４本のレジスタからなる。個々のレ
ジスタは、命令レジスタ１４２．１４３．１４４゜１４
５に格納している命令の先頭番地の値を格納している。

命令レジスタ１４２はロード命令を格納するレジスタで
ある。このパイプライン・フェーズでの処理は命令レジ
スタ１４２に格納されているロードの論理番地を物理番
地に変換することである。

命令レジスタ１４３はストア命令を格納するレジスタで
ある。このパイプライン・フェーズでの処理は命令レジ
スタ１４３に格納されているストアの論理番地を物理番
地に変換することである。

命令レジスタ１４４は分岐命令を格納するレジスタであ
る。このパイプライン・フェーズでの処理は命令ジスタ
１４４に格納されている命令が条件付き分岐命令で、か
つ分岐成立か不成立かが決まらなければ、分岐先の論理
番地をそのまま分岐先番地レジスタ１５５に転送するこ
とである。もし無条件分岐命令か１条件付きでも成立が
決まっていれば、分岐先の番地をＰＣ−ＰＴＩＩＩにセ
ットする。

そして、これ以降のパイプラインに詰まっている命令を
キャンセルする。

命令レジスタ１４５は演算命令を格納するレジスタであ
る。このパイプライン・フェーズでの処理は命令レジス
タ１４５に格納されているソースオペランド（ソースデ
ータ）のジェネラルレジスタ１４７の番号から、対応す
るジェネラルレジスタの値を読みだしソースレジスタ１
５６．１５７にセットすることである。さらに、演算の
種類をオペレーションレジスタ１５８にセットする。

物理番地変換回路１４６は命令レジスタ１４２のロード
したいオペランド・データが格納されている論理番地の
値を物理番地の値に変換する回路である６さらに、この
物理番地変換回路１４６は命令レジスタ１４３のストア
したいオペランド・データが格納されている論理番地の
値を物理番地の値に変換する回路である。両方の処理は
並行して出来る。

第５段のパイプライン処理では［実行Ｊを行なう。

ＰＣ−ＥＸ１５１は４本のレジスタからなる。個々はロ
ード命令、ストア命令９分岐命令、演算命令の先頭番地
が格納されている。

ロード命令は主記憶１２（実際はデータキャッシュ１５
９にヒツトすればデータキャッシュ１５９）からオペラ
ンド・データを読み出す。つまり、ロード命令はロード
アドレスレジスタ１５２に格納されている物理番地でデ
ータ・キャッシュ１５９にアクセスする。読み出したオ
ペランド・データはロードデータレジスタ１６２にセッ
トされる。

ストア命令は主記憶部１２（実際はデータキャッシュ１
５９）に書き込む。つまり、ストア命令はストアレジス
タ１５３に格納されている物理番地でデータ・キャッシ
ュ１５９にアクセスする。書き込むオペランド・データ
はストアデータレジスタ１５４にセットされている。

分岐命令は、分岐条件が成立したならば分岐先レジスタ
１５５に格納されている分岐先の論理番地をＰＣ−ＰＴ
ＩＩに転送する。（分岐条件の成立チェックは、図示し
ない判定部がフラグレジスタ１６４を参照して行なう）演算命令は２本のソースレジスタ１５６．１５７の値を
算術論理演算回路１６０でオペレーションレジスタ１５
８の指示どおりの演算を行ない、結果をデスティネーシ
ョンレジスタ１６３にセットする。同時に演算結果のフ
ラグレジスタ１６４にセットする。

第６段のパイプライン処理はｒアップデートＪを行なう
。

ＰＣ−Ｕ１６１は２本のレジスタからなる。それぞれロ
ード命令、演算命令の先頭番地が格納されている。

ロード命令はロードデータレジスタ１６２に格納されて
いるオペランド・データをジェネラルレジスタ１４７の
対応するレジスタ番号の場所に書き込む。

演算命令は、デスティネーションレジスタ１６３に格納
されているオペランド・データをジェネラルレジスタ１
４７の対応するレジスタ番号の場所に書き込む。

第５図は本実施例の電子計算機により処理されるプログ
ラム（命令列）の例である。これはこの命令の配列順序
で最初から４命令ずつ実行可能な例である。つまり最初
から４命令毎にロード命令。

ストア命令９分岐命令、演算命令の組合せで構成されて
おり、且つこれらが並行して（同時（４）実行可能なも
のである。この命令が本実施例によってパイプライン処
理されるタイムチャートを示したものが第６図である。

以下、この第６図を用いて本実施例の具体的処理例を説
明する。簡単のため、最初の４命令（命令番地Ｏ〜４８
）のみの処理を追っていく。

■パイプ１（時刻１）ニブログラムカウンタ１１には命
令列の先頭番地である０（これは論理番地である）が格
納されているが、これが物理番地変換回路１１２へ送ら
れて対応する物理番地４０９６が得られる。このパイプ
１では次の時刻２において、５番目の命令番地である６
４がプログラムカウンタ１１１へ格納されているため、
これが物理番地変換回路１１２へ送られる。つまり加算
回路１０１は４命令分の番地幅に該当する６４バイトを
プログラムカウンタ１１１に加算している。

■パイプ２（時刻２）：レジスタ１２２に格納された物
理番地４０９６が命令キャッシュ１２３に与えられ対応
する命令が読み出される。（命令キャッシュに無い場合
は主記憶部より読み出される）このとき４０９６に６４
バイト加算した４命令分が一緒に読み出される。そして
次段の命令レジスタ１３２へこれら４命令（つまり第５
図のＯ番地ＡＤＤ、１６番地ＬＤ、３２番地ＳＴ、４８
番地ＢＺ）が格納される。

■パイプ３（時刻３）：デコーダ１３３は命令レジスタ
１３２の４命令を読み出し、これらが並行して実行可能
か否か調べる（その方法については後述する）、この４
命令の場合は並行して実行可能であるため、夫々が次段
のレジスタへ送られる。つまりロード命令（Ｌ　Ｄ　　
ｒ　３．１０２４）はレジスタ１４２へ、ストア命令（
Ｓ　Ｔ　　ｒ、、１０４０）はレジＸ　夕１４３へ、分
岐命令（Ｂ　Ｚ　２０４９）はレジスタ１４４へ、演算
命令（ＡＤＤ　　ｒｏｗ　ｒｔｔ　ｒｚ）はレジスタ１
４５へ送られる。

（４）パイプ４（時刻４）：レジスタ１４２のロード命
令のメモリアドレス１０２４は物理番地変換回路１４６
へ与えられ、対応する物理番地５１２０が次段のロード
アドレスレジスタ１５２へ格納される。レジスタ１４３
のストア命令のメモリアドレス１０４０も物理番地変換
回路１４６へ与えられ、対応する物理番地５１３６が次
段のストアレジスタ１５３へ格納される。

（これらメモリアドレスは、夫々ロード命令、ストア命
令のデータフィールドに格納されたものである）又、レ
ジスタ１４３のストア命令のジェネラルレジスタ番号ｒ
、に従って、該当するデータがジェネラルレジスタ１４
７から次段のストアデータレジスタ１５４へ送られる。

（つまり図示しないがストア命令のデスティネーション
・フィールドに格納されたレジスタ番号がジェネラルレ
ジスタ１４７へ送られている）レジスタ１４４の分岐命
令に対しては、これが無条件分岐である場合はその分岐
先のメモリアドレス２０４８が第１段のプログラムカウ
ンタ１１１へ送られる（分岐先のメモリアトドレスは分
岐命令のデータ・フィールドに格納されている）０条件
分岐である場合はこの分岐先のメモリアドレス２０４８
が次段の分岐先番地レジスタ１５５へ送られる。（第５
図は条件分岐の場合を示している）つまり第４図では図
示していないが１分岐命令のオペレーション・フィール
ドに格納された条件分岐・無条件分岐の識別コードに従
って送り先を区別する手段が存在する。レジスタ１４５
の演算命令に対しては、そのオペレーション・フィール
ドの演算コードがオペレーションレジスタ　１５８へ送
られ。又、第１ソース・フィールド及び第２ソース／拡
張フイールドのレジスタ番号ｒｘｔｒｚがジェネラルレ
ジスタ１４７へ与えられ、演算に使用されるソースデー
タが夫々ソースレジスタ１５６゜１５７へ送られる。（
ここで図示しないが演算命令のデータ・フィールドにイ
ミディエイト値が格納されている場合はこれがそのまま
第２ソースレジスタ１５７へ送られる）。

ここで述べたロード命令、ストア命令９分岐命令、演算
命令の各処理は同一クロックで並行して同時に行なわれ
る。

■パイプ５（時刻５）：ロードアドレスレジスタ１５２
の物理番地５１２０がデータキャッシュ１５９へ与えら
れ、該当するデータがロードデータレジスタ１６２へ格
納される。（データキャッシュに無い場合は主記憶部よ
り該当するデータが読み出される）ストアアドレスレジ
スタ１５３の物理番地５１３６はデータキャッシュ１５
９へ与えられ、ここにストアデータレジスタ１５４のデ
ータが書き込まれる。分岐先番地レジスタ１５５の分岐
命令については、その分岐条件がフラグレジスタ１６４
の内容を基に判断され１条件成立の場合は分岐先アドレ
スが第１段のプログラムカウンタ１１１へ送られる。条
件不成立の場合はこの分岐命令がキャンセルされる。

（第６図の例では条件不成立としている）オペレーショ
ンレジスタ１５８のオペレーションコード。

第１ソースレジスタ１５６．第２ソースレジスタ１５７
のデータは夫々算術論理演算回路１６０へ与えられ、こ
こで指定された演算（加算、減算等）が行なわれる。そ
してこの演算結果はデスティネーション・レジスタ１６
３へ送られると共に゛その値に従ったフラグ（例えば正
ならば１．負ならば０等）がフラグレジスタ１６４にセ
ットされる。

二二で述べたロード命令、ストア命令９分岐命令、演算
命令の各処理も同一クロックで並行して同時に行なわれ
る。

■バイブロ（時刻６）二ロードデータレジスタ１６２の
データはジェネラルレジスタ１４７の対応するレジスタ
へ書き込まれる。つまり該ロード命令のデスティネーシ
ョン・フィールドに格納されたジェネラルレジスタ番号
がジェネラルレジスタ１４７へ送られている。又、デス
ティネーションレジスタ１６３のデータもジェネラルレ
ジスタ１４７の対応するレジスタへ書き込まれる。ここ
でも該演算命令のデスティネーション・フィールドに格
納されたジェネラルレジスタ番号がジェネラルレジスタ
１４７へ送られている。（これらは図示していない）次
に、種類の異なる４命令（ロード命令、ストア命令９分
岐命令、演算命令）に対し、デコーダ１３３による同時
実行の判断方法について述べる。

これは本発明の中核と云える部分であるので４命令の配
列順序の全ゆる場合について説明する。

■　１番目の命令の実行命令レジスタ１３２の１番目の命令は無条件でできる。

１番目の命令が無条件分岐命令ならば、これ以降の命令
をキャンセルする。条件付きの分岐命令かそれ以外のタ
イプならば、１番目の命令と２番目の命令の組み合わせ
で２番目の命令を実行するか、あるいは実行しないかが
決まる。（以下の■参照） ■　２番目の命令の実行Ｘ・・・２番目の命令の同時実行はしない。かつ、３番
目以降の同時実行はしない。つまり、１番目の実行のみ
。

■　ストアするメモリアドレスがロードするメモリアド
レスと異なるとき、同時に実行できる。

■　１番目の命令のｄｓｔのジェネラルレジスタ番号と
ストア命令のジェネラルレジスタ番号とが異なるとき、
同時に実行できる。

■　１番目の命令のｄｓｔのジェネラルレジスタ番号と
２番目の演算命令の５ｒｃｌあるいは５ｒｃ２のジェネ
ラルレジスタ番号とが異なるとき、同時に実行できる。

（イ）　１番目の演算命令が条件を決める演算でないと
き、同時に実行できる。

２番目の命令が無条件分岐命令ならば、３番目以降の命
令をキャンセルする。また、上記の条件■〜（４）の各
れかに合致して同時実行できないとされた場合、これ以
降の命令の同時実行はしない。

ここで第７図（ａ）〜（ｄ）は夫々上記■〜（４）に合
致した命令列の例である。

つまりこれらの命令列はメモリアドレスが同一であった
り（（ａ　））、ジェネラルレジスタ番号が同一であっ
たり（（ｂ）（ｃ））、条件決定のための演算である（
ｄ）ために、並行して実行できないものである。

■　３番目の命令の実行（１番目と２番目の命令の同時
実行はできるとする）・１番目の命令がロード命令の時Ｘ・・・３番目の命令の同時実行はしないやかつ５３番
目以降の同時実行はしない。つまり、１番目と２番目の
命令の同時実行のみ。

■　ストア命令のメモリアドレスがロード命令のメモリ
アドレスと異なるとき、同時に実行できる。

■　１番目あるいは２番目の命令のｄａｔのジェネラル
レジスタ番号とストア命令のジェネラルレジスタ番号と
が異なるとき、同時に実行できる。

■　１番目の命令のｄａｔのジェネラルレジスタ番号と
３番目の演算命令の５ｒｃｌあるいは５ｒｃ２のジェネ
ラルレジスタ番号とが異なるとき、同時に実行できる。

（４）　２番目の演算が条件を決める演算でないとき、
同時に実行できる。

・１番目の命令がストア命令の時 ■　１番目あるいは２番目の命令のｄａｔのジェネラル
レジスタ番号と３番目の演算命令ｓｒｃ　１あるいは５
ｒｃ２のジェネラルレジスタ番号とが異なるとき、同時
実行できる。

■　２番目の演算命令が条件を決める演算でないとき、
同時に実行できる。

・１番目の命令が演算命令の時 ×・・・３番目の命令の同時実行はしない。かつ、３番
目以降の同時実行はしない。つまり。

１番目と２番目の命令の同時実行のみ。

Ｘ・・・３番目の命令の同時実行はしない。かつ、３番
目以降の同時実行はしない。つまり、１番目と２番目の
命令の同時実行のみ。

■　１番目あるいは２番目の命令のｄａｔのジェネラル
レジスタ番号とストア命令のジェネラルレジスタ番号と
が一異なるとき、同時に実行できる。

■　１番目の演算が条件を決める演算でない時、同時に
実行できる。

・１番目の命令が条件分岐命令の時 ×・・・３番目の命令の同時実行はしない、かつ、３番
目以降の同時実行はしない。つまり、１番目と２番目の
命令の同時実行のみ。

■　２番目の命令のｄｓｔのジェネラルレジスタ番号と
ストア命令のジェネラルレジスタ番号とが異なるとき、
同時に実行できる。

■　２番目の命令ｄｓｔのジェネラルレジスタ番号と演
算命令の５ｒｃｌあるいは５ｒｃ２のジェネラルレジス
タ番号とが異なるとき、同時に実行できる。

３番目の命令が無条件分岐命令ならば、これ以降の命令
をキャンセルする。また、上記の条件■〜０の各れかに
合致して同時実行できないとされた場合、これ以降の命
令の同時実行はしない。

■　４番目の命令の同時実行（１番目、２番目。

３番目の命令の同時実行はできるとする）これは１番目
から４番目までの命令の種類が全てことなる場合である
。

・４番目の命令がロード命令の時、以下の■なら同時実
行できる。

・４番目の命令がストア命令の時、以下の■なら同時実
行できる。

■　ロード命令、演算命令のｄａｔのジェネラルレジス
タ番号とストア命令のジェラルレジスタ番号とが異なる
とき、同時に実行できる。

・４番目の命令が演算命令の時、以下の■なら同時実行
できる。

■　ロード命令のｄｓｔのジェネラルレジスタ番号と演
算命令の５ｒｃｌあるいは５ｒｃ２のジェネラルレジス
タ番号とが異なるとき、同時に実行できる。

・４番目が無条件分岐命令の時、同時実行できる。

・４番目が条件分岐命令の時、以下の（イ）ならば同時
実行できる。

（イ）演算命令が条件を決める演算でないとき、同時に
実行できる。

以上述べた同時実行可能性の判定方法により、デコーダ
１３３が４種類の命令が並行して実行できるか否かを決
定する。ところで上述した様に第４図の命令レジスタ１
３２は８命令分格納できる。従ってデコーダ１３３は、
先頭の４命令分が同時に実行できないと判定した場合、
以降の４命令を先頭から順次取り出し、これらを組合せ
た４命令分（３命令分、２命令分の場合も有る）が同時
実行可能か否か判定する。ここで可能と判定された場合
、先頭の４命令の実行可能分と以降の４命令の抽出分と
を組合せた４命令（又は３命令、２命令）を次段のレジ
スタ１４２．１４３．１４４．１４５へ送る。

（４命令に足りない分はノツプ命令を当てる）又、デコ
ーダ１３３は、先頭の４命令の実行不可能分と以降の４
命令の残与分と組合せて実行可能か否かを次サイクルで
再度判定する。第８図は命令列に対して同時実行できる
組合せを、当初の配列順序によらずに再構成した例であ
る。ここでは１サイクル目の組合せとして、１，２．４
番目の命令が選ばれ、２サイクル目の組合せとして３，
５．６番目の命令が選ばれ、３サイクル目の組合せとし
て７，８番目の命令が選ばれ、４サイクル目の組合せと
して９，１０番目の命令が選ばれている。

尚、上記実施例では命令長を１２８ビツトとしたが、６
４ビツトでも本発明は同様に実現できる。この場合はデ
ータ・フィールド２６はたとえば３２ビツトになるが、
レジスタ相対、つまり、６４ビツトのレジスタの値にデ
ータ・フィールド２６の値を加算した値を論理番地とす
れば、６４ビツトのアドレス空間を直接アクセスできる
。

さらに、命令長が６４ビツト、１２８ビツトと可変長命
令でも本発明は同様に実現できる。

〔発明の効果〕

以上述べた様に本発明によれば、種類の異なる４命令に
対し、これらのメモリアドレスやレジスタ番号が重複し
ていないか否か等をデコーダが判定し、これらが並行し
て実行可能と判定された場合には第４段のオペランドフ
ェッチ、第５段の実行において同時に処理される。従っ
てパイプラインにおいてその処理時間が大幅に短縮化さ
れるため、その実用的利点は絶大である。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図は命令
のフォーマットを示す図、第３図は命令の種類毎の格納
内容を示す図、第４図は本発明の一実施例による中央処
理部の内部構成図、第５図は並べかえの必要の無い同時
実行できる命令列を示す図、第６図は第５図の命令列を
本実施例によりパイプライン処理したタイムチャート図
、第７図は同時実行できない命令列の例を示す図、第８
図は並べかえにより同時実行できる命令列を示す図であ
る。１１・・・中央処理部、　　１２・・・主記憶部、１３
・・・入出力部、　　　２１・・・命令、２２・・・オ
ペレーション・フィールド、２３・・デスティネーショ
ン・フィールド、２４・・・第１ソース・フィールド、２５・・・第２ソース／拡張フイールド、２６・・・デ
ータ・フィールド、　１０１・・・加算器、１０２・・
・ゲート、１１１、１２１．１３１．１４１．１５１．１６１・・
・プログラムカウンタ、１１２、１４６・・・物理番地変換回路。１２２・・・物理番地レジスタ、１２３・・・命令キャッシュ　１３２・・・命令レジス
タ、１３３・・・デコーダ、　１４２・・・ロード命令
レジスタ、１４３・・・ストア命令レジスタ、１４４・・・分岐命令レジスタ、１４５・・・演算命令レジスタ、１４７・・・ジェネラルレジスタ。１５２・・・ロードアドレスレジスタ、１５３・・・ス
トアアドレスレジスタ、１５４・・・ストアデータレジ
スタ。１５５・・・分岐先アドレスレジスタ。１５６、１５７・・・ソースレジスタ、１５８・・・オ
ペレーションレジスタ、１５９・・・データキャッシュ１６０・・・算術論理演算回路、１６２・・・ロードデータレジスタ、１６３・・・デスティネーションレジススタ、１６４・
・・フラグレジスタ代理人　弁理士　則　近　憲　佑（Ｑ）（ｂ）Ｓｒｃ２＝　ｉｍｍａ４（ｃ）Ｓｒｃ２＝　ｍ　［ｄｉｓｐ６４）Ｓｒｃ２＝ｍ（ｐｃ◆ｄｉａｌ）　６４）（ｄ）第図第図

Claims

【特許請求の範囲】

（１）命令列を格納した記憶部と、この記憶部より命令
を読出して処理する中央処理部とを備えた電子計算機に
おいて、前記中央処理部は複数種類の命令が並行して処
理可能か否か判定する手段と、この手段により可能と判
定された場合該複数種類の命令を並行して処理させる手
段とを具備したことを特徴とする電子計算機。
（２）前記複数種類の命令は、ロード命令、ストア命令
、分岐命令及び演算命令から成るものである請求項１記
載の電子計算機。
（３）前記中央処理部は、パイプライン処理を行なうも
のであり、特定段のパイプラインで前記複数種類の命令
を並行して処理するものである請求項２記載の電子計算
機。
（４）前記パイプライン処理は命令アドレス変換、命令
フェッチ、デコード、オペランドフェッチ、実行及びア
ップデートの６段から成るものである請求項３記載の電
子計算機。
（５）前記特定段のパイプラインは、オペランドフェッ
チ及び実行である請求項４記載の電子計算機。
（６）前記中央処理部は、命令フェッチにおいて４命令
ずつ読み出し、８命令をフェッチしておくものである請
求項５記載の電子計算機。
（７）前記中央処理部の判定する手段は、フェッチされ
た８命令に対し、先頭の４命令をデコードし、この結果
に応じて以降の命令をデコードに供するものである請求
項６記載の電子計算機。
（８）前記中央処理部の判定する手段は、デコードに供
された４命令がロード命令、ストア命令、分岐命令、演
算命令であるか否か、更にこれらが当該４命令の場合に
並行して処理可能か否かを調べるものである請求項７記
載の電子計算機。
（９）前記中央処理部の判定する手段は、４命令が並行
して処理可能か否か調べる場合、これらのアクセスする
メモリアドレス、或いは使用するレジスタ番号が重複し
ているか否かに従って判定するものである請求項８記載
の電子計算機。
（１０）前記中央処理部の判定する手段は、分岐命令が
無条件分岐である場合、これ以降の命令をキャンセルす
るものである請求項８記載の電子計算機。
（１１）前記中央処理部の判定する手段は、ロード命令
のメモリアドレスとストア命令のメモリアドレスが同一
の場合、これらを並行して処理できないものとする請求
項９記載の電子計算機。
（１２）前記中央処理部の判定する手段は、ロード命令
或いは演算命令のデスティネーション・レジスタ番号と
ストア命令のデスティネーション・レジスタ番号が同一
の場合、これらを並行して処理できないものとする請求
項９記載の電子計算機。
（１３）前記中央処理部の判定する手段は、ロード命令
のデスティネーシヨン・レジスタ番号と演算命令のソー
ス・レジスタ番号が同一の場合、これらを並行して処理
できないものとする請求項９記載の電子計算機。
（１４）前記中央処理部の判定する手段は、演算命令が
条件を決めるものである場合、これ以降の条件分岐命令
とは並行して処理できないものとする請求項８記載の電
子計算機。
（１５）前記中央処理部の判定する手段は、先頭の４命
令がロード命令、ストア命令、分岐命令、演算命令でな
い場合、又はこれらが並行して処理できないと決定され
た場合、フェッチされた以降の４命令から該当する命令
を取り出し、前記先頭の４命令の実行可能分と組合せて
並行して処理できるか否か判定するものである請求項８
記載の電子計算機。
（１６）前記中央処理部の判定する手段は、前記以降の
４命令からの該当する命令が並行して処理できると判定
した場合、前記先頭の４命令の実行不可能分と入れ替え
るものである請求項１５記載の電子計算機。
（１７）前記中央処理部の判定する手段は、次サイクル
において前記先頭の４命令の実行不可能分と前記以降の
４命令の残与分とからロード命令、ストア命令、分岐命
令、演算命令を取り出し、これらが並行して実行可能か
否かの判定を繰り返すものである請求項１６記載の電子
計算機。
（１８）前記中央処理部の処理させる手段は、オペラン
ドフェッチ段において、ロード命令、ストア命令、分岐
命令、演算命令が並行して実行可能と判定された場合、
これらを夫々対応するレジスタにフェッチするものであ
る請求項８記載の電子計算機。
（１９）前記中央処理部の処理させる手段は、オペラン
ドフェッチ段において、ロード命令、ストア命令、分岐
命令、演算命令の中で或る命令を除いた残りが並行して
実行可能と判定された場合、前記或る命令をノップ命令
に置き換えてこれらを夫々対応するレジスタにフェッチ
するものである請求項１６記載の電子計算機。
（２０）前記中央処理部の処理させる手段は、実行段に
おいて、ロード命令によるメモリアドレスからの読み出
し、ストア命令によるメモリアドレスへの書き込み、分
岐命令による分岐条件のチェック、演算命令による算術
論理演算を並行して実行するものである請求項１８又は
１９記載の電子計算機。
（２１）命令列を格納した記憶部と、この記憶部から命
令を読出して命令アドレス変換、命令フェッチ、デコー
ド、オペランドフェッチ、実行、アップデートの６段か
ら成るパイプライン処理を行なう中央処理部とを備えた
電子計算機において、前記中央処理部は命令フェッチ段
において４命令ずつ順次フェッチする命令レジスタと、
デコード段において前記命令レジスタより先頭の４命令
を読み出しこれらがロード命令、ストア命令、分岐命令
、演算命令であって並行して実行可能か否かを判定する
デコーダと、オペランドフェッチ段において前記デコー
ダにより実行可能であると判定された場合４命令夫々を
対応させてフェッチするレジスタ群と、実行段において
前記レジスタ群のロード命令に従って前記記憶部よりデ
ータを読み出す処理、ストア命令に従って前記記憶部へ
データを書き込む処理、分岐命令に従って分岐条件をチ
ェックする処理、演算命令に従って算術論理演算を行な
う処理を並行して実行させる手段とを具備したことを特
徴とする電子計算機。
（２２）前記デコーダは、分岐命令が無条件分岐である
場合、これ以降の命令をキャンセルするものである請求
項２１記載の電子計算機。
（２３）前記デコーダは、ロード命令のメモリアドレス
とストア命令のメモリアドレスが同一の場合、これらを
並行して実行できないものとする請求項２１記載の電子
計算機。
（２４）前記デコーダは、ロード命令或いは演算命令の
デスティネーシヨン・レジスタ番号とストア命令のデス
ティネーシヨン・レジスタ番号が同一の場合、これらを
並行して実行できないものとする請求項２１記載の電子
計算機。
（２５）前記デコーダは、ロード命令のデスティネーシ
ョン・レジスタ番号と演算命令のソース・レジスタ番号
が同一の場合、これらを並行して実行できないものとす
る請求項２１記載の電子計算機。
（２６）前記デコーダは、演算命令が条件を決めるもの
である場合、これ以降の条件分岐命令とは並行して実行
できないものとする請求項２１記載の電子計算機。
（２７）前記デコーダは、先頭の４命令がロード命令、
ストア命令、分岐命令、演算命令でない場合、又はこれ
らが並行して実行できないと決定された場合、前記命令
レジスタにフェッチされた以降の４命令から該当する命
令を読み出し、前記先頭の４命令の実行可能分と組合せ
て並行して実行できるか否か判定するものである請求項
２１記載の電子計算機。
（２８）前記デコーダは、前記以降の４命令からの該当
する命令が並行して実行できる場合、前記先頭の４命令
の実行不可能分と入れ替えるものである請求項２７記載
の電子計算機。
（２９）前記デコーダは、ロード命令、ストア命令、分
岐命令、演算命令の中で或る命令を除いた残りが並行し
て実行可能と判定された場合、前記或る命令をノップ命
令に置き換えてこれらを夫々対応するレジスタにフェッ
チするものである請求項２８記載の電子計算機。
（３０）前記デコーダは、次サイクルにおいて前記先頭
の４命令の実行不可能分と前記以降の４命令の残与分と
からロード命令、ストア命令、分岐命令、演算命令を取
り出し、これらが並行して実行可能か否かの判定を繰り
返すものである請求項２８記載の電子計算機。