JP3456894B2 - シーケンス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部信号に基づき
シーケンスプログラムに従ってシーケンス演算を実行す
るシーケンス制御装置に関し、特に、装置規模の増加を
抑えつつ、確実なフォルトトレーラントを実現するシー
ケンス制御装置に関する。

【０００２】シーケンス制御装置は、プロセス制御など
に用いられ、これから、フォルトトレーラント化を実現
していく必要がある。

【０００３】

【従来の技術】シーケンス制御装置のフォルトトレーラ
ント化を実現する従来技術として、同一構成のシーケン
ス制御装置を複数用意して、それぞれが同一のシーケン
スプログラムに従って同一のシーケンス演算を実行し、
それらの演算結果を比較することで、シーケンス制御装
置のフォルトトレーラント化を実現するというものがあ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、同一構成のシーケンス制
御装置を複数用意しなければならないことから、シーケ
ンス制御装置の装置規模が大きくなるという問題点があ
った。

【０００５】更に、同一構成のシーケンス制御装置を複
数用いていることから、それらが同一の誤動作をすると
きに、それを検出できないという問題点があった。

【０００６】本発明はかかる事情に鑑みてなされたもの
であって、装置規模の増加を抑えつつ、確実なフォルト
トレーラント化を実現する新たなシーケンス制御装置の
提供を目的とする。

【０００７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。

【０００８】図中、１は本発明を具備するシーケンス制
御装置であって、入力手段１０と、Ｉ／Ｏテーブル手段
１１と、検出手段１２と、第１のシーケンスプログラム
１３と、第２のシーケンスプログラム１４と、第１のシ
ーケンス演算手段１５と、第２のシーケンス演算手段１
６と、保持手段１７と、検出手段１８とを備える。

【０００９】この入力手段１０は、Ｉ／Ｏテーブル手段
１１への格納アドレスがビット反転する形式に従いつ
つ、規定のビット値定義で記述される正論理の外部信号
と、そのビット値定義の逆のビット値定義で記述される
負論理の外部信号とを入力する。Ｉ／Ｏテーブル手段１
１は、入力手段１０の入力処理を受けて、入力手段１０
の入力する外部信号を格納することで、アドレスがビッ
ト反転する形式に従いつつ、正論理の外部信号と負論理
の外部信号とを格納する。

【００１０】検出手段１２は、例えばプログラムで構成
されて、Ｉ／Ｏテーブル手段１１の格納する正論理の外
部信号と負論理の外部信号とを比較することで、異常状
態を検出する。

【００１１】第１のシーケンスプログラム１３は、規定
のビット値定義で記述される正論理に従うシーケンス演
算手順を記述する。第２のシーケンスプログラム１４
は、そのビット値定義の逆のビット値定義で記述される
負論理に従うシーケンス演算手順を記述する。

【００１２】ここで、第１のシーケンスプログラム１３
の格納アドレスと、第２のシーケンスプログラム１４の
格納アドレスとの間にビット反転の関係が成立すること
がある。また、第１のシーケンスプログラム１３に記述
されるプログラムコードと、第２のシーケンスプログラ
ム１４に記述されるプログラムコードとの間にビット反
転の関係が成立することがある。

【００１３】第１のシーケンス演算手段１５は、Ｉ／Ｏ
テーブル手段１１の格納する正論理の情報を入力とし
て、第１のシーケンスプログラム１３に従って、シーケ
ンス演算内容を規定するラダー回路に対してラダー演算
を施すことにより、正論理に従うシーケンス演算を実行
する。第２のシーケンス演算手段１６は、Ｉ／Ｏテーブ
ル手段１１の格納する負論理の情報を入力として、第２
のシーケンスプログラム１４に従って、そのラダー回路
と同一の回路構成に従うラダー回路に対してラダー演算
を施すことにより、負論理に従うシーケンス演算を実行
する。

【００１４】Ｉ／Ｏテーブル手段１１は、第１及び第２
のシーケンス演算手段１５，１６の演算処理を受けて、
アドレスがビット反転する形式に従いつつ、第１のシー
ケンス演算手段１５の算出する正論理の演算結果データ
と、第２のシーケンス演算手段１６の算出する負論理の
演算結果データとを格納する。

【００１５】保持手段１７は、演算結果データの外部へ
の出力用に用意されて、Ｉ／Ｏテーブル手段１１から正
論理の演算結果データと負論理の演算結果データとを読
み出して保持する。検出手段１８は、保持手段１７の保
持する正論理の演算結果データとそれと対をなす負論理
の演算結果データとを比較することで、異常状態を検出
する。

【００１６】このように構成される本発明のシーケンス
制御装置１では、入力手段１０は、入力リフレッシュに
入ることで、外部信号に割り付けられるアドレスが指定
されると、その外部信号をそのまま入力してＩ／Ｏテー
ブル手段１１の持つ正論理領域に転送するとともに、そ
のアドレスのビット反転アドレスが指定されると、その
外部信号の反転値を入力してＩ／Ｏテーブル手段１１の
持つ負論理領域に転送し、これを受けて、Ｉ／Ｏテーブ
ル手段１１は、正論理領域と負論理領域とで格納アドレ
スがビット反転する形式に従いつつ、正論理領域に正論
理に従う外部信号を格納するとともに、負論理領域にそ
れと対をなす負論理の外部信号を格納する。

【００１７】続いて、演算ステートに入って、第１のシ
ーケンス演算手段１５は、Ｉ／Ｏテーブル手段１１の格
納する正論理の情報を入力として、第１のシーケンスプ
ログラム１３に従って、シーケンス演算内容を規定する
ラダー回路に対してラダー演算を施すことにより、正論
理に従うシーケンス演算を実行して、その演算結果をＩ
／Ｏテーブル手段１１の持つ正論理領域に格納する。一
方、第２のシーケンス演算手段１６は、Ｉ／Ｏテーブル
手段１１の格納する負論理の情報を入力として、第２の
シーケンスプログラム１４に従って、そのラダー回路と
同一の回路構成に従うラダー回路に対してラダー演算を
施すことにより、負論理に従うシーケンス演算を実行し
て、格納アドレスが第１のシーケンス演算手段１５の指
定するものとビット反転する形式に従いつつ、その演算
結果をＩ／Ｏテーブル手段１１の持つ負論理領域に格納
する。

【００１８】続いて、出力リフレッシュに入って、保持
手段１７は、正論理の演算結果データに割り付けられる
Ｉ／Ｏテーブル手段１１の格納アドレスが指定されると
きに、その演算結果データをＩ／Ｏテーブル手段１１の
持つ正論理領域から読み出して、それを正論理用に用意
する個所に保持するとともに、その格納アドレスのビッ
ト反転アドレスが指定されるときに、その演算結果デー
タと対をなす負論理の演算結果データをＩ／Ｏテーブル
手段１１から読み出して、それを負論理用に用意する個
所に保持する。

【００１９】そして、これを受けて、検出手段１８は、
保持手段１７の保持する正論理の演算結果データとそれ
と対をなす負論理の演算結果データとを比較すること
で、異常状態を検出する。

【００２０】このように、本発明のシーケンス制御装置
１では、正論理に従ってシーケンス演算を実行するとと
もに、負論理に従ってシーケンス演算を実行する構成を
採って、その２つの演算結果を比較することで異常状態
の発生を検出するとともに、正論理のシーケンス演算に
用いるアドレスと負論理のシーケンス演算に用いるアド
レスとが互いにビット反転するというアドレス的に最も
遠い関係を持つようにすることで、ビット化けが発生す
るときに、それを確実に検出できるようにする構成を採
ることから、装置規模の増加を抑えつつ、確実なフォル
トトレーラントを実現できるようになる。

【００２１】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。

【００２２】図２に、本発明を具備するシーケンス制御
装置１の一実施例を図示する。

【００２３】この図に示すように、本発明のシーケンス
制御装置１は、正論理用ラダー演算回路２０と、負論理
用ラダー演算回路２１と、正論理用演算レジスタ２２
と、負論理用演算レジスタ２３と、Ｉ／Ｏテーブル２４
と、入力モジュール２５と、出力モジュール２６と、Ｃ
ＰＵ２７と、正論理用ＡＬＵ２８と、負論理用ＡＬＵ２
９と、正論理用インデックスレジスタ３０と、負論理用
インデックスレジスタ３１と、正論理用マクロリターン
アドレス格納レジスタ３２と、負論理用マクロリターン
アドレス格納レジスタ３３と、正論理用シーケンスプロ
グラム３４と、負論理用シーケンスプログラム３５と、
正論理用命令実行プログラム３６と、負論理用命令実行
プログラム３７と、制御プログラム３８と、インタフェ
ース回路３９とを備える。

【００２４】正論理用ラダー演算回路２０及び負論理用
ラダー演算回路２１は、図３に示すように、ラダー回路
中にプログラミングされる行間の接続情報である分岐デ
ータをラッチするための分岐用ラッチ回路１００と、ラ
ダー回路中にプログラミングされる接点回路要素の接点
データをセットするための接点用ラッチ回路１０１と、
１列分のラダー演算を実行する列サイクリック演算回路
１０２と、列サイクリック演算回路１０２の出力値を保
持するとともに、その出力値を列サイクリック演算回路
１０２の入力段にフィードバックする演算結果ラッチ回
路１０３とを備える。

【００２５】ここで、正論理用ラダー演算回路２０及び
負論理用ラダー演算回路２１は、説明の便宜上、１６行
×１列の回路構成を有することを想定する。これから、
図３に示すように、分岐用ラッチ回路１００は、１ビッ
トのラッチ回路が１５個配列されることで構成され、接
点用ラッチ回路１０１は、１ビットのラッチ回路が１６
個配列されることで構成され、演算結果ラッチ回路１０
３は、１ビットのラッチ回路が１６個配列されることで
構成されることになる。

【００２６】正論理用ラダー演算回路２０では、列サイ
クリック演算回路１０２は、図４に示すように、行間数
に対応して備えられるゲート２００が、隣接する上の行
との間の連結性を示す分岐データ（連結性有りのとき
“１”）と上の行からの電力の有無データ（電力有りの
とき“１”）との論理積を演算して、注目対象の行のゲ
ート２０３に入力し、行間数に対応して備えられるゲー
ト２０１が、隣接する下の行との間の連結性を示す分岐
データと下の行からの電力の有無データとの論理積を演
算して、注目対象の行のゲート２０３に入力し、行数に
対応して備えられるゲート２０２が、前列同一行との間
の伝導性を示す接点データ（伝導性有りのとき“１”）
と前列同一行からの電力の有無データとの論理積を演算
して、注目対象の行のゲート２０３に入力するととも
に、このゲート２０３（“０”のＯＲ回路をなす）が、
演算結果ラッチ回路１０３に出力値を出力する構成を採
る。

【００２７】一方、負論理用ラダー演算回路２１では、
列サイクリック演算回路１０２は、図５に示すように、
ゲート２００／ゲート２０１／ゲート２０２が反転値を
入力とするとともに、ゲート２０３が非反転値を出力す
るという構成を採っている点で、図４に示す正論理用ラ
ダー演算回路２０の列サイクリック演算回路１０２と異
なる。

【００２８】従って、負論理用ラダー演算回路２１で
は、列サイクリック演算回路１０２は、分岐データは連
結性有りのときに“０”と定義され、電力の有無データ
は電力有りのときに“０”と定義され、接点データは伝
導性有りのときに“０”と定義され、これから、正論理
用ラダー演算回路２０が正論理で動作するのに対して、
負論理用ラダー演算回路２１は負論理で動作することに
なる。

【００２９】正論理用ラダー演算回路２０で説明するな
らば、ラダーシーケンスを実行する場合、図６に示すよ
うなラダー回路が与えられると、第１ステップで、アド
レスａ１（Ｉ／Ｏテーブル２４のアドレス）の指す接点
データを接点用ラッチ回路１０１の第１行目のラッチ回
路にセットし、アドレスａ２の指す接点データの反転値
（Ｂ接点であるので反転値となる）を接点用ラッチ回路
１０１の第２行目のラッチ回路にセットし、第２行と第
３行とを接続する分岐データを分岐用ラッチ回路１００
の対応するラッチ回路にセットすることで、第１列目の
ラダー演算を実行する。

【００３０】続いて、第２ステップで、アドレスａ３の
指す接点データを接点用ラッチ回路１０１の第１行目の
ラッチ回路にセットし、アドレスａ４の指す接点データ
を接点用ラッチ回路１０１の第２行目のラッチ回路にセ
ットし、アドレスａ５の指す接点データを接点用ラッチ
回路１０１の第３行目のラッチ回路にセットし、第１行
と第２行とを接続する分岐データを分岐用ラッチ回路１
００の対応するラッチ回路にセットし、第２行と第３行
とを接続する分岐データを分岐用ラッチ回路１００の対
応するラッチ回路にセットすることで、第２列目のラダ
ー演算を実行する。

【００３１】続いて、第３ステップで、アドレスａ６の
指す接点データを接点用ラッチ回路１０１の第１行目の
ラッチ回路にセットすることで、第３列目のラダー演算
を実行する。続いて、第４ステップで、演算結果ラッチ
回路１０３の第１行目のラッチ回路の保持値をアドレス
ａ７の指す領域（Ｉ／Ｏモジュール２４の領域）に出力
する。

【００３２】このようにして、正論理用ラダー演算回路
２０及び負論理用ラダー演算回路２１は、ラダー回路を
その図形イメージのまま実行する構成を採っている。

【００３３】図７に、図６のラダー回路を実現するこの
図形イメージのシーケンスプログラム（実際には、コン
パイラにより後述するビット入力命令やビット出力命令
に変換される）を図示する。なお、図中に示す“Ｅ”
は、行の終わりを示すコードである。この“Ｅ”は、後
述するように、その行の最終の命令に記録されることに
なるが、ここでは分かり易くするために命令とは別に記
載してある。なお、図中に示すｎは行レジスタ番号（何
行目の分岐用ラッチ回路１００や接点用ラッチ回路１０
１や演算結果ラッチ回路１０３が処理対象であるのかを
示す番号）である。

【００３４】ここで、シーケンスプログラムには、ラダ
ー演算の他に、ＣＰＵ２７や正論理用ＡＬＵ２８や負論
理用ＡＬＵ２９で実行する命令が記述される。

【００３５】例えば、図８（ａ）に示すように、第０行
のラダー演算の結果が“１”を示すときには、Ｉ／Ｏテ
ーブル２４の１００ワード番地のデータを取り込むとと
もに、Ｉ／Ｏテーブル２４の２００ワード番地のデータ
を取り込んで、それらを加算してから、Ｉ／Ｏテーブル
２４の３００ワード番地に格納しろという命令が記述さ
れるといったように、ラダー演算の他に、ＣＰＵ２７や
正論理用ＡＬＵ２８や負論理用ＡＬＵ２９で実行する命
令が記述される。

【００３６】このような場合、シーケンスプログラムを
コンパイルするコンパイラは、Ｉ／Ｏテーブル２４の１
００ワード番地のデータを演算レジスタ２２，２３の１
行目に書き込むことを指示する「ＢＷ １００Ｗ」命令
と、Ｉ／Ｏテーブル２４の２００ワード番地のデータを
演算レジスタ２２，２３の２行目に書き込むことを指示
する「ＢＷ ２００Ｗ」命令と、演算レジスタ２２，２
３の１行目のデータと２行目のデータとを加算して０行
目に書き込むことを指示する「ＡＤＤ」命令と、演算レ
ジスタ２２，２３の０行目のデータをＩ／Ｏテーブル２
４の３００ワード番地に格納することを指示する「ＳＷ
３００Ｗ」とからなる、図８（ｂ）に示すような命令
を生成することになる。

【００３７】図２の説明に戻るならば、正論理用演算レ
ジスタ２２は、正論理用ラダー演算回路２０の行対応に
設けられる１６個のレジスタで構成されて、演算データ
を格納する。負論理用演算レジスタ２３は、負論理用ラ
ダー演算回路２１の行対応に設けられる１６個のレジス
タで構成されて、正論理用演算レジスタ２２に格納され
る演算データのビット反転データとなる演算データを格
納する。

【００３８】更に詳細に説明すると、この正論理用演算
レジスタ２２及び負論理用演算レジスタ２３は、図９に
示すように、３２ビットで構成される演算データを格納
する領域と、４ビットで構成される演算データの型（浮
動小数点型など）を格納する領域とで構成されている。

【００３９】Ｉ／Ｏテーブル２４は、１６ビットのデー
タを６５５３６個格納するメモリ域で構成されて、外部
機器から入力される接点情報や外部機器に出力するデー
タやワークデータを保持する。

【００４０】更に詳細に説明すると、このＩ／Ｏテーブ
ル２４は、図１０に示すように、正論理のデータを格納
する領域として用意されて、低い方から高い方に向かっ
て配置される“０００００Ｗ”〜“３２７６７Ｗ”とい
うアドレス領域と、負論理のデータ（正論理のデータの
ビット反転データとなる）を格納する領域として用意さ
れて、高い方から低い方に向かって配置される“６５５
３５Ｗ”〜“３２７６８Ｗ”というアドレス領域の２つ
の領域で構成されている。

【００４１】このアドレス領域“０００００Ｗ”〜“３
２７６７Ｗ”には、外部機器から入力される正論理のデ
ータや、外部機器に出力する正論理のデータや、正論理
のワークデータが格納され、アドレス領域“６５５３５
Ｗ”〜“３２７６８Ｗ”には、外部機器から入力される
負論理のデータや、外部機器に出力する負論理のデータ
や、負論理のワークデータが格納されることになる。

【００４２】入力モジュール２５は、入力リフレッシュ
時に、外部機器のデータをＩ／Ｏテーブル２４に書き込
むべく用意されるものであって、図１１に示すように、
ＣＰＵ２７の発行する外部機器アドレス（外部機器のポ
ート番号）をデコードすることでいずれか一本の出力ラ
インに“１”を出力するデコーダ２５０と、Ｉ／Ｏテー
ブル２４の持つアドレス領域“０００００Ｗ”〜“３２
７６７Ｗ”の一部のアドレス領域に対応付けて備えられ
て、デコーダ２５０の出力値をトリガにして、外部機器
のデータをそのまま読み込むバッファ回路２５１群と、
Ｉ／Ｏテーブル２４の持つアドレス領域“６５５３５
Ｗ”〜“３２７６８Ｗ”の一部のアドレス領域に対応付
けて備えられて、デコーダ２５０の出力値をトリガにし
て、外部機器のデータの反転値を読み込むバッファ回路
２５２群とで構成されている。

【００４３】バッファ回路２５１群により読み込まれる
外部機器のデータは、指定されるＩ／Ｏテーブル２４の
領域（アドレス領域“０００００Ｗ”〜“３２７６７
Ｗ”の中の領域）に書き込まれ、バッファ回路２５２群
により読み込まれる外部機器の反転データは、指定され
るＩ／Ｏテーブル２４の領域（アドレス領域“６５５３
５Ｗ”〜“３２７６８Ｗ”の中の領域）に書き込まれる
ことになる。

【００４４】この入力モジュール２５により、ビット反
転の関係の成立する正論理のアドレスと負論理のアドレ
スとの指すＩ／Ｏテーブル２４の格納領域に、正論理に
従う外部機器のデータとそのデータのビット反転データ
となる負論理のデータとが書き込まれることになる。

【００４５】出力モジュール２６は、出力リフレッシュ
時に、Ｉ／Ｏテーブル２４に格納されるデータを外部機
器に出力すべく用意されるものであって、図１２に示す
ように、ＣＰＵ２７の発行する外部機器アドレスをデコ
ードすることでいずれか一本の出力ラインに“１”を出
力するデコーダ２６０と、Ｉ／Ｏテーブル２４の持つア
ドレス領域“０００００Ｗ”〜“３２７６７Ｗ”の一部
のアドレス領域に対応付けて備えられて、デコーダ２６
０の出力値をトリガにして、指定されるＩ／Ｏテーブル
２４の領域（アドレス領域“０００００Ｗ”〜“３２７
６７Ｗ”の中の領域）に格納されるデータを読み出して
ラッチするラッチ回路２６１群と、Ｉ／Ｏテーブル２４
の持つアドレス領域“６５５３５Ｗ”〜“３２７６８
Ｗ”の一部のアドレス領域に対応付けて備えられて、デ
コーダ２６０の出力値をトリガにして、指定されるＩ／
Ｏテーブル２４の領域（アドレス領域“６５５３５Ｗ”
〜“３２７６８Ｗ”の中の領域）に格納されるデータを
読み出してラッチするラッチ回路２６２群と、対となる
２つのラッチ回路２６１，２６２に対応付けて備えられ
て、その２つのラッチ回路２６１，２６２のラッチデー
タがビット反転の関係にあるのか否かを比較する比較回
路２６３群とで構成されている。

【００４６】この出力モジュール２６により、外部機器
に出力するデータに誤りがあるのか否かが検出されるこ
とになる。

【００４７】ＣＰＵ２７は、図示しないプログラムに従
って、装置全体の制御処理を実行するとともに、ＰＩＤ
演算のようなファンクション命令（正論理用と負論理用
とが用意される）を実行する。正論理用ＡＬＵ２８は、
正論理の演算用に用意されて、四則演算のようなハード
ウェア演算命令を実行する。負論理用ＡＬＵ２９は、負
論理の演算用に用意されて、四則演算のようなハードウ
ェア演算命令を実行する。

【００４８】正論理用インデックスレジスタ３０は、正
論理の演算用に用意されて、Ｉ／Ｏテーブル２４のアド
レスを指定する際のアドレス修飾用のインデックスを格
納する。ここで、３０ａは後述するビット入力命令用の
正論理用インデックスレジスタ、３０ｂは後述するビッ
ト出力命令用の正論理用インデックスレジスタ、３０ｃ
は後述するブリング命令用の正論理用インデックスレジ
スタ、３０ｄは後述するセンド命令用の正論理用インデ
ックスレジスタである。

【００４９】負論理用インデックスレジスタ３１は、負
論理の演算用に用意されて、Ｉ／Ｏテーブル２４のアド
レスを指定する際のアドレス修飾用のインデックス（正
論理用インデックスレジスタ３０に格納されるインデッ
クスとビット反転の関係にある）を格納する。ここで、
３１ａは後述するビット入力命令用の負論理用インデッ
クスレジスタ、３１ｂは後述するビット出力命令用の負
論理用インデックスレジスタ、３１ｃは後述するブリン
グ命令用の負論理用インデックスレジスタ、３１ｄは後
述するセンド命令用の負論理用インデックスレジスタで
ある。

【００５０】正論理用マクロリターンアドレス格納レジ
スタ３２は、正論理の演算用に用意されて、マクロから
のリターンアドレスを格納する。負論理用マクロリター
ンアドレス格納レジスタ３３は、負論理の演算用に用意
されて、マクロからのリターンアドレス（正論理用マク
ロリターンアドレス格納レジスタ３２に格納されるリタ
ーンアドレスとビット反転の関係にある）を格納する。

【００５１】正論理用シーケンスプログラム３４は、正
論理に従うシーケンス演算手順を記述する。負論理用シ
ーケンスプログラム３５は、負論理に従うシーケンス演
算手順を記述する。

【００５２】この正論理用シーケンスプログラム３４
は、正論理の演算に用意される資源を使ってシーケンス
演算を実行し、負論理用シーケンスプログラム３５は、
負論理の演算に用意される資源を使ってシーケンス演算
を実行する。従って、正論理用シーケンスプログラム３
４の実行結果のデータと負論理用シーケンスプログラム
３５の実行結果のデータとは、ビットが反転した形とな
っている。

【００５３】更に、図１３に示すように、正論理用シー
ケンスプログラム３４は、アドレスの低い方から高い方
に向かってメモリに展開されるのに対して、負論理用シ
ーケンスプログラム３５は、正論理用シーケンスプログ
ラム３４の格納アドレスとビット反転するアドレスに従
いつつ、アドレスの高い方から低い方に向かってメモリ
に展開される構成が採られている。

【００５４】従って、正論理用シーケンスプログラム３
４の実行プログラム位置を管理するプログラムカウンタ
の計数値と、負論理用シーケンスプログラム３５のプロ
グラム位置を管理するプログラムカウンタの計数値と
は、ビットが反転した形となるように構成されている。

【００５５】更に、後述するように、正論理用シーケン
スプログラム３４に記述される命令のプログラムコード
と、負論理用シーケンスプログラム３５に記述される命
令のプログラムコードとについても、ビットが反転した
形となるように構成されている。

【００５６】正論理用命令実行プログラム３６は、正論
理用シーケンスプログラム３４を実行する。負論理用命
令実行プログラム３７は、負論理用シーケンスプログラ
ム３５を実行する。制御プログラム３８は、シーケンス
演算の全体の制御処理を実行する。インタフェース回路
３９は、プログラムとハードウェアとの間のインタフェ
ース用に用意される。

【００５７】図１４ないし図２０に、正論理用シーケン
スプログラム３４及び負論理用シーケンスプログラム３
５に記述される命令コードの一実施例を図示する。

【００５８】シーケンス制御装置１の実行する命令に
は、図１４及び図１５に示すビット入力命令や、図１６
に示すビット出力命令や、図１７に示すブリング命令
や、図１８に示すセンド命令や、図１９に示すハードウ
ェア演算命令や、図２０に示すＣＰＵ命令などがある。

【００５９】このビット入力命令は、ラダー演算回路２
０，２１の分岐用ラッチ回路１００に対しての分岐デー
タのセットと、ラダー演算回路２０，２１の接点用ラッ
チ回路１０１に対しての接点データのセットとを実行す
る命令である。ビット出力命令は、ラダー演算回路２
０，２１の演算結果ラッチ回路１０３に保持される最終
的なラダー演算結果の出力を実行する命令である。

【００６０】ブリング命令は、Ｉ／Ｏテーブル２４から
演算レジスタ２２，２３へのデータ転送と、演算レジス
タ２２，２３への定数データのセットを実行する命令で
ある。更に、ブリング命令は、インデックスレジスタ３
０，３１に対してインデックスをセットするための命令
としても用いられている。センド命令は、演算レジスタ
２２，２３からＩ／Ｏテーブル２４へのデータ転送を実
行する命令である。

【００６１】ハードウェア演算命令は、四則演算などの
演算命令（ＡＬＵ２８，２９を使って実行することにな
る）を実行する命令である。ＣＰＵ命令は、ＰＩＤ演算
などのファンクション命令（ＣＰＵ２７で走行するプロ
グラムを使って実行することになる）を実行する命令で
ある。

【００６２】このハードウェア演算命令やＣＰＵ命令
は、演算レジスタ２２，２３の格納する演算データや、
演算結果ラッチ回路１０３の保持するビットデータを入
力して、規定の演算を行い、その演算結果を、演算レジ
スタ２２，２３や演算結果ラッチ回路１０３に格納する
処理を行うことになる。

【００６３】次に、各命令のコード体系について説明す
る。

【００６４】正論理用のビット入力命令は、図１４
（ａ）に示すデータ構造を有しており、負論理用のビッ
ト入力命令は、図１４（ｂ）に示すデータ構造を有して
いる。

【００６５】正論理用のビット入力命令について具体的
に説明するならば、図１５（ａ）に示すように、“００
１”に従って、その命令であることが表示される。Ｅビ
ットは、行の終了となる命令であるのか否かを示すフラ
グ、ｐビット（エッジ接点のとき有効となる）は、前回
の実行時の接点データ、ｎｎｎｎは、ビット入力命令の
生成に用いた図示言語（図８（ａ）に示した図形の規定
する言語）の配置位置の行番号、ｂｂｂｂは、アドレス
で指定されるＩ／Ｏテーブル２４の１６ビットデータの
内のどれを入力するのかを指定するもの、ワードアドレ
スオフセットは、正論理用インデックスレジスタ３０ａ
のインデックスと加算されて、Ｉ／Ｏテーブル２４のア
ドレスを生成するものである。

【００６６】「ｘｘｘ＝０００」は、分岐なしのＡ接点
を示し、アドレスで指定されるＩ／Ｏテーブル２４の接
点データをｎｎｎｎの指す接点用ラッチ回路１０１にそ
のまま入力することを示す。「ｘｘｘ＝１００」は、分
岐ありのＡ接点を示し、「ｘｘｘ＝０００」の規定する
接点データの入力に加えて、ｎｎｎｎの指す分岐用ラッ
チ回路１００に分岐データを入力することを示す。

【００６７】「ｘｘｘ＝００１」は、分岐なしのＢ接点
を示し、アドレスで指定されるＩ／Ｏテーブル２４の接
点データをｎｎｎｎの指す接点用ラッチ回路１０１に反
転して入力することを示す。「ｘｘｘ＝１０１」は、分
岐ありのＢ接点を示し、「ｘｘｘ＝００１」の規定する
接点データの入力に加えて、ｎｎｎｎの指す分岐用ラッ
チ回路１００に分岐データを入力することを示す。

【００６８】「ｘｘｘ＝０１０」は、分岐なしの立ち上
がり接点を示し、アドレスで指定されるＩ／Ｏテーブル
２４の接点データが“１”に立ち上るときに、ｎｎｎｎ
の指す接点用ラッチ回路１０１にパルス形式の“１”を
入力することを示す。「ｘｘｘ＝１１０」は、分岐あり
の立ち上がり接点の入力を示し、「ｘｘｘ＝０１０」の
規定する接点データの入力に加えて、ｎｎｎｎの指す分
岐用ラッチ回路１００に分岐データを入力することを示
す。

【００６９】「ｘｘｘ＝０１１」は、分岐なしの立ち下
がり接点を示し、アドレスで指定されるＩ／Ｏテーブル
２４の接点データが“０”に立ち下がるときに、ｎｎｎ
ｎの指す接点用ラッチ回路１０１にパルス形式の“１”
を入力することを示す。「ｘｘｘ＝１１１」は、分岐あ
りの立ち下がり接点を示し、「ｘｘｘ＝０１１」の規定
する接点データの入力に加えて、ｎｎｎｎの指す分岐用
ラッチ回路１００に分岐データを入力することを示す。

【００７０】負論理用のビット入力命令は、図１５
（ｂ）に示すように、正論理用のビット入力命令で記述
される“１”が“０”となり、“０”が“１”となると
いうように、正論理用のビット入力命令をビット反転し
た形となっている。

【００７１】正論理用のビット出力命令は、図１６
（ａ）に示すデータ構造を有しており、負論理用のビッ
ト出力命令は、図１６（ｂ）に示すデータ構造を有して
いる。

【００７２】正論理用のビット出力命令について具体的
に説明するならば、「ｘｘｘ＝０００」は、通常出力を
示し、ｎｎｎｎの指す演算結果ラッチ回路１０３のビッ
トデータをアドレスで指定されるＩ／Ｏテーブル２４の
領域にそのまま出力することを示す。「ｘｘｘ＝００
１」は、反転出力を示し、ｎｎｎｎの指す演算結果ラッ
チ回路１０３のビットデータをアドレスで指定されるＩ
／Ｏテーブル２４の領域に反転して出力することを示
す。

【００７３】「ｘｘｘ＝１００」は、ラッチ出力を示
し、ｎｎｎｎの指す演算結果ラッチ回路１０３のラッチ
データが“１”のときに、アドレスで指定されるＩ／Ｏ
テーブル２４の領域に“１”を出力し、“０”のときに
は保持することを示す。「ｘｘｘ＝１０１」は、アンラ
ッチ出力を示し、ｎｎｎｎの指す演算結果ラッチ回路１
０３のラッチデータが“１”のときに、アドレスで指定
されるＩ／Ｏテーブル２４の領域に“０”を出力し、
“０”のときには保持することを示す。

【００７４】「ｘｘｘ＝０１０」は立ち上がり出力を示
し、ｎｎｎｎの指す演算結果ラッチ回路１０３のビット
データが“１”に立ち上るときに、アドレスで指定され
るＩ／Ｏテーブル２４の領域にパルス形式の“１”を出
力することを示す。「ｘｘｘ＝０１１」は立ち下がり出
力を示し、ｎｎｎｎの指す演算結果ラッチ回路１０３の
ビットデータが“０”に立ち下るときに、アドレスで指
定されるＩ／Ｏテーブル２４の領域にパルス形式の
“１”を出力することを示す。

【００７５】負論理用のビット出力命令は、図１６
（ｂ）に示すように、正論理用のビット出力命令で記述
される“１”が“０”となり、“０”が“１”となると
いうように、正論理用のビット出力命令をビット反転し
た形となっている。

【００７６】正論理用のブリング命令は、図１７（ａ）
に示すデータ構造を有しており、負論理用のブリング命
令は、図１７（ｂ）に示すデータ構造を有している。

【００７７】正論理用のブリング命令について具体的に
説明するならば、「ｘｘｘ＝０００」は、ＢＷＨモード
のブリング命令を示し、アドレスで指定されるＩ／Ｏテ
ーブル２４のデータをｎｎｎｎの指す正論理用演算レジ
スタ２２の上位側に格納することを示す。「ｘｘｘ＝０
１０」は、ＢＷＬモードのブリング命令を示し、アドレ
スで指定されるＩ／Ｏテーブル２４のデータをｎｎｎｎ
の指す正論理用演算レジスタ２２の下位側に格納するこ
とを示す。

【００７８】「ｘｘｘ＝００１」は、ＫＷＨモードのブ
リング命令を示し、指定される定数データをｎｎｎｎの
指す正論理用演算レジスタ２２の上位側に格納すること
を示す。「ｘｘｘ＝０１１」は、ＫＷＬモードのブリン
グ命令を示し、指定される定数データをｎｎｎｎの指す
正論理用演算レジスタ２２の下位側に格納することを示
す。

【００７９】「ｘｘｘ＝１００」は、ＢＸ１モードのブ
リング命令を示し、指定されるインデックスを正論理用
インデックスレジスタ３０ａに格納することを示す。
「ｘｘｘ＝１０１」は、ＢＸ２モードのブリング命令を
示し、指定されるインデックスを正論理用インデックス
レジスタ３０ｂに格納することを示す。「ｘｘｘ＝１１
０」は、ＢＸ３モードのブリング命令を示し、指定され
るインデックスを正論理用インデックスレジスタ３０ｃ
に格納することを示す。「ｘｘｘ＝１１１」は、ＢＸ４
モードのブリング命令を示し、指定されるインデックス
を正論理用インデックスレジスタ３０ｄに格納すること
を示す。

【００８０】負論理用のブリング命令は、図１７（ｂ）
に示すように、正論理用のブリング命令で記述される
“１”が“０”となり、“０”が“１”となるというよ
うに、正論理用のブリング命令をビット反転した形とな
っている。

【００８１】正論理用のセンド命令は、図１８（ａ）に
示すデータ構造を有しており、負論理用のセンド命令
は、図１８（ｂ）に示すデータ構造を有している。

【００８２】正論理用のセンド命令について具体的に説
明するならば、「ｘｘｘ＝０００」は、ＳＷＨモードの
センド命令を示し、ｎｎｎｎの指す正論理用演算レジス
タ２２の上位側データをアドレスで指定されるＩ／Ｏテ
ーブル２４の領域に格納することを示す。「ｘｘｘ＝０
１０」は、ＳＷＬモードのセンド命令を示し、ｎｎｎｎ
の指す正論理用演算レジスタ２２の下位側データをアド
レスで指定されるＩ／Ｏテーブル２４の領域に格納する
ことを示す。

【００８３】なお、これ以外に、デバッグ処理のため
に、正論理用演算レジスタ２２以外の各種内部レジスタ
のデータをＩ／Ｏテーブル２４に格納する命令が用意さ
れている。

【００８４】負論理用のセンド命令は、図１８（ｂ）に
示すように、正論理用のセンド命令で記述される“１”
が“０”となり、“０”が“１”となるというように、
正論理用のセンド命令をビット反転した形となってい
る。

【００８５】正論理用のハードウェア演算命令は、図１
９（ａ）に示すデータ構造を有しており、負論理用のハ
ードウェア演算命令は、図１９（ｂ）に示すデータ構造
を有している。

【００８６】ハードウェア演算命令は、「ソース＋ディ
スティネーション→ディスティネーション」の演算形態
をとるものであり、ｓｓｓｓは、ハードウェア演算命令
の生成に用いた図示言語の持つソース側の行番号、ｄｄ
ｄｄは、ハードウェア演算命令の生成に用いた図示言語
の持つディスティネーション側の行番号、ｅｅｅｅは、
ハードウェア演算命令の生成に用いた図示言語の持つイ
ネーブル端子の行番号、ｗｗｗｗは、ハードウェア演算
命令の生成に用いた図示言語の列数、オペコードは、ハ
ードウェア演算命令のＩＤ、αは、イネーブル信号に応
じて演算処理に入るものなのか無条件に演算処理に入る
ものなのかの表示フラグ、βは、１６ビット演算のもの
なのか３２ビット演算のものなのかの表示フラグ、γ
は、１６ビット演算時の上位ワードに符号拡張を行うも
のなのかクリアするものなのかの表示フラグである。

【００８７】例えば、ハードウェア演算命令のＡＤＤ演
算には、無条件に演算処理に入るものと、イネーブル信
号（ラダー演算回路２０，２１から与えられる）に応じ
て演算処理に入るものがあり、更に、ハードウェア演算
命令には、ＳＵＢ演算など色々なものがあるので、無条
件実行／条件実行の表示フラグを使って、イネーブル信
号に応じて演算処理に入るものなのか、無条件に演算処
理に入るものなのかを管理するとともに、オペコードを
使って、どの演算であるのかを管理するものである。

【００８８】負論理用のハードウェア演算命令は、図１
９（ｂ）に示すように、正論理用のハードウェア演算命
令で記述される“１”が“０”となり、“０”が“１”
となるというように、正論理用のハードウェア演算命令
をビット反転した形となっている。

【００８９】正論理用のＣＰＵ命令は、図２０（ａ）に
示すデータ構造を有しており、負論理用のＣＰＵ命令
は、図２０（ｂ）に示すデータ構造を有している。

【００９０】ＣＰＵ命令は、ＣＰＵ演算による演算形態
をとるものであり、ｎｎｎｎは、ＣＰＵ命令の生成に用
いた図示言語の先頭行位置の行番号、ｍｍｍｍは、ＣＰ
Ｕ命令の生成に用い図示言語の行数、ｗｗｗｗは、ＣＰ
Ｕ命令の生成に用いた図示言語の列数、ｓ〜ｓは、ＣＰ
Ｕ命令の生成に用いた図示言語の持つ入力端子の位置を
示すビットパターン、ｄ〜ｄは、ＣＰＵ命令の生成に用
いた図示言語の持つ出力端子の位置を示すビットパター
ン、ファンクション番号は、ＣＰＵ命令のＩＤ、αは、
イネーブル信号に応じて演算処理に入るものなのか無条
件に演算処理に入るものなのかの表示フラグ、β及びγ
は、条件実行に入るときのイネーブル信号の信号状態
（１、０、立上がり、立下がり）の表示フラグである。

【００９１】負論理用のＣＰＵ命令は、図２０（ｂ）に
示すように、正論理用のＣＰＵ命令で記述される“１”
が“０”となり、“０”が“１”となるというように、
正論理用のＣＰＵ命令をビット反転した形となってい
る。

【００９２】この他に、シーケンス制御装置１の実行す
る命令には、シーケンスプログラムの流れを制御するジ
ャンプやマクロコールやマクロリターンなどの制御命令
がある。

【００９３】この制御命令もまた、正論理用と負論理用
とが用意され、ビット入力命令などと同じように、負論
理用の制御命令は、正論理用の制御命令で記述される
“１”が“０”となり、“０”が“１”となるというよ
うに、正論理用の制御命令をビット反転した形となって
いる。

【００９４】次に、図２１に示す制御プログラム３８の
実行する処理フローと、図２２に示す正論理用命令実行
プログラム３６／負論理用命令実行プログラム３７の実
行する処理フローとに従って、このように構成される図
２に示すシーケンス制御装置１の動作処理について説明
する。

【００９５】制御プログラム３８は、シーケンス演算の
実行が指示されることで起動されると、図２１の処理フ
ローに示すように、先ず最初に、ステップ１で、入力モ
ジュール２５を制御することで入力リフレッシュを実行
して、外部機器の最新のデータとそのデータの反転値と
を、格納先のアドレスがビット反転する形式に従いつつ
Ｉ／Ｏテーブル２４に書き込む。

【００９６】続いて、ステップ２で、正論理用命令実行
プログラム３６を起動し、続くステップ３で、正論理用
命令実行プログラム３６の処理終了を待つ。

【００９７】このようにして起動されると、正論理用命
令実行プログラム３６は、図２２の処理フローに示すよ
うに、先ず最初に、ステップ１０で、正論理用シーケン
スプログラム３４から１次元配列の順番に従って命令を
１つ取り出す。

【００９８】続いて、ステップ１１で、取り出した命令
がシーケンスプログラムの終了を示す終了命令であるの
か否かを判断して、終了命令でないことを判断するとき
には、ステップ１２に進んで、取り出した命令の種別を
判断し、Ｉ／Ｏテーブル２４の正論理領域／正論理用ラ
ダー演算回路２０／正論理用演算レジスタ２２／正論理
用インデックスレジスタ３０／正論理用マクロリターン
アドレス格納レジスタ３２／正論理用ＡＬＵ２８を処理
対象にして、その命令の実行を指示する。

【００９９】続いて、ステップ１３で、取り出した命令
の持つＥフラグが行終了を表示しているのか否かを判断
して、行終了を表示していることを判断するときには、
ステップ１４に進んで、正論理用ラダー演算回路２０の
出力する１列分のラダー演算結果を得てからステップ１
０に戻り、行終了を表示していないことを判断するとき
には、ステップ１４の処理を行わずにステップ１０に戻
っていく。

【０１００】そして、ステップ１１で、取り出した命令
がシーケンスプログラムの終了を示す終了命令であるこ
とを判断するときには、シーケンス演算の終了を判断し
て、ステップ１５に進んで、制御プログラム３８に対し
てその旨を通知して、全処理を終了する。

【０１０１】制御プログラム３８は、図２１の処理フロ
ーのステップ２で、正論理用命令実行プログラム３６を
起動し、続くステップ３で、正論理用命令実行プログラ
ム３６の処理終了を待つときに、正論理用命令実行プロ
グラム３６から処理終了の通知を受け取ると、ステップ
４に進んで、負論理用命令実行プログラム３７を起動
し、続くステップ５で、負論理用命令実行プログラム３
７の処理終了を待つ。

【０１０２】このようにして起動されると、負論理用命
令実行プログラム３７は、図２２の処理フローに示すよ
うに、先ず最初に、ステップ１０で、負論理用シーケン
スプログラム３５から１次元配列の順番に従って命令を
１つ取り出す。

【０１０３】続いて、ステップ１１で、取り出した命令
がシーケンスプログラムの終了を示す終了命令であるの
か否かを判断して、終了命令でないことを判断するとき
には、ステップ１２に進んで、取り出した命令の種別を
判断し、Ｉ／Ｏテーブル２４の負論理領域／負論理用ラ
ダー演算回路２１／負論理用演算レジスタ２３／負論理
用インデックスレジスタ３１／負論理用マクロリターン
アドレス格納レジスタ３３／負論理用ＡＬＵ２９を処理
対象にして、その命令の実行を指示する。

【０１０４】続いて、ステップ１３で、取り出した命令
の持つＥフラグが行終了を表示しているのか否かを判断
して、行終了を表示していることを判断するときには、
ステップ１４に進んで、負論理用ラダー演算回路２１の
出力する１列分のラダー演算結果を得てからステップ１
０に戻り、行終了を表示していないことを判断するとき
には、ステップ１４の処理を行わずにステップ１０に戻
っていく。

【０１０５】そして、ステップ１１で、取り出した命令
がシーケンスプログラムの終了を示す終了命令であるこ
とを判断するときには、シーケンス演算の終了を判断し
て、ステップ１５に進んで、制御プログラム３８に対し
てその旨を通知して、全処理を終了する。

【０１０６】制御プログラム３８は、図２１の処理フロ
ーのステップ４で、負論理用命令実行プログラム３７を
起動し、続くステップ５で、負論理用命令実行プログラ
ム３７の処理終了を待つときに、負論理用命令実行プロ
グラム３７から処理終了の通知を受け取ると、ステップ
６に進んで、出力モジュール２６を制御することで出力
リフレッシュを実行して、Ｉ／Ｏテーブル２４に格納さ
れる外部出力用の最新のデータを外部機器に出力する。

【０１０７】このとき、出力モジュール２６は、正論理
用シーケンスプログラム３４の得る正論理の演算結果デ
ータと、負論理用シーケンスプログラム３５の得る負論
理の演算結果データとを受けて、図１２で示した構成に
従って、正論理の演算結果データと負論理の演算結果デ
ータとを比較して、両者がビット反転の関係にあること
を検出するときには、シーケンス制御装置１に異常がな
いことを判断して、正論理の演算結果データ（あるいは
負論理の演算結果データ）を出力し、一方、両者がビッ
ト反転の関係にないことを検出するときには、シーケン
ス制御装置１に異常が発生したことを判断して、前回正
常であると判断したときに出力した正論理の演算結果デ
ータ（あるいは負論理の演算結果データ）を更新しない
まま保持して、それをそのまま出力する。

【０１０８】制御プログラム３８は、図２１の処理フロ
ーのステップ６で出力リフレッシュを実行すると、続い
て、ステップ７で、シーケンス演算の終了要求が発行さ
れたのか否かを判断して、発行されていないことを判断
するときには、ステップ１に戻り、発行されたことを判
断するときには、全処理を終了する。

【０１０９】このようにして、図２に示す本発明のシー
ケンス制御装置１では、図２２に示すように、正論理に
従ってシーケンス演算を実行するとともに、負論理に従
ってシーケンス演算を実行する構成を採って、その２つ
の演算結果を比較することで異常状態の発生を検出す
る。

【０１１０】このとき、上述したように、正論理のシー
ケンス演算に用いるアドレスと負論理のシーケンス演算
に用いるアドレスとが互いにビット反転するという構成
を採るとともに、正論理のシーケンスプログラムの格納
アドレスと負論理のシーケンスプログラムの格納アドレ
スとが互いにビット反転するという構成を採り、それに
加えて、正論理のシーケンスプログラムに記述されるプ
ログラムコードと負論理のシーケンスプログラムに記述
されるプログラムコードとが互いにビット反転するとい
う構成を採る。

【０１１１】この構成に従って、本発明のシーケンス制
御装置１によれば確実なフォルトトレーラントを実現で
きるようになる。

【０１１２】すなわち、電源電圧やノイズなどの影響を
受けて、ビットが「０→１」に化けたり、「１→０」に
化けることが起こるが、正論理で二重化する場合には、
共に、同じビット化けを起こすことで異常を検出できな
いことが起こるのに対して、本発明のシーケンス制御装
置１では、正論理と負論理とで異常発生の有無を判断す
る構成を採っているので、確実に異常を検出できるよう
になる。

【０１１３】更に、正論理と負論理とでアドレスをビッ
ト反転する構成を採っているので、アドレスの異常につ
いても確実に検出できるようになる。すなわち、正論理
のアドレスと負論理のアドレスとを変えることで異常発
生の有無を判断する構成を採っているので、正論理で二
重化する場合に比べて確実に異常を検出できるようにな
ることに加えて、このアドレスをビット反転する構成を
採っているので、正論理と負論理とでアドレスを連続さ
せるような構成を採るときに比べて、ビット化けを確実
に検出できるようになる。

【０１１４】同様に、正論理と負論理とでプログラムコ
ードをビット反転する構成を採っているので、プログラ
ムコードの異常についても確実に検出できるようにな
る。

【０１１５】しかも、正論理で二重化する場合には、Ｉ
／Ｏテーブル２４を二重化するとともに、それに合わせ
て、バス幅を二重化しないときの２倍で構成しなければ
ならないのに対して、本発明のシーケンス制御装置１で
は、単一のＩ／Ｏテーブル２４で実現できるとともに、
バス幅についても二重化しないときのままで済むので、
ハードウェア量の増加も抑えられることになる。

【０１１６】以上に説明した実施例では、正論理の演算
結果データと負論理の演算結果データとを比較すること
で異常を検出するという異常検出機能を最終段の出力モ
ジュール２６に備える構成を採ったが、この異常検出機
能を出力モジュール２６に到るまでの随所に備える構成
を採ってもよい。特に、Ｉ／Ｏテーブル２４に格納され
る正論理の外部信号と負論理の外部信号とを比較するこ
とで異常を検出する構成を採ると、入力段で異常を検出
できるようになることから有効である。

【０１１７】

【発明の効果】以上説明したように、本発明のシーケン
ス制御装置では、正論理に従ってシーケンス演算を実行
するとともに、負論理に従ってシーケンス演算を実行す
る構成を採って、その２つの演算結果を比較することで
異常状態の発生を検出するとともに、正論理のシーケン
ス演算に用いるアドレスと負論理のシーケンス演算に用
いるアドレスとが互いにビット反転するというアドレス
的に最も遠い関係を持つようにすることで、ビット化け
が発生するときに、それを確実に検出できるようにする
構成を採ることから、装置規模の増加を抑えつつ、確実
なフォルトトレーラントを実現できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である。

【図３】ラダー演算回路の回路構成図である。

【図４】正論理用列サイクリック演算回路の回路構成図
である。

【図５】負論理用列サイクリック演算回路の回路構成図
である。

【図６】ラダー回路の説明図である。

【図７】シーケンスプログラムの説明図である。

【図８】シーケンスプログラムの説明図である。

【図９】演算レジスタの説明図である。

【図１０】Ｉ／Ｏテーブルの説明図である。

【図１１】入力モジュールの説明図である。

【図１２】出力モジュールの説明図である。

【図１３】シーケンスプログラムの説明図である。

【図１４】ビット入力命令の説明図である。

【図１５】ビット入力命令の説明図である。

【図１６】ビット出力命令の説明図である。

【図１７】ブリング命令の説明図である。

【図１８】センド命令の説明図である。

【図１９】ハードウェア演算命令の説明図である。

【図２０】ＣＰＵ命令の説明図である。

【図２１】制御プログラムの処理フローである。

【図２２】命令実行プログラムの処理フローである。

【図２３】本発明の動作説明図である。

【符号の説明】 １ シーケンス制御装置 １０ 入力手段 １１ Ｉ／Ｏテーブル手段 １２ 検出手段 １３ 第１のシーケンスプログラム １４ 第２のシーケンスプログラム １５ 第１のシーケンス演算手段 １６ 第２のシーケンス演算手段 １７ 保持手段 １８ 検出手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05B 19/05 G06F 11/18

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 外部信号を読み込み、該外部信号に基づ
   きシーケンスプログラムに従ってシーケンス演算を実行
   するシーケンス制御装置において、外部信号を書き込むメモリ手段と、 指定されるアドレスの指す上記メモリ手段のメモリ領域
   に、外 部信号をそのまま入力するとともに、該アドレス
   のビット反転されたアドレスの指す上記メモリ手段のメ
   モリ領域に、該外部信号のビット反転値を入力する入力
   手段と、上記メモリ手段の所定のアドレス位置に格納される非 反
   転の外部信号と、そのアドレス位置のビット反転された
   アドレス位置に格納されるビット反転の外部信号とを比
   較することで、異常状態を検出する検出手段とを備える
   ことを、 特徴とするシーケンス制御装置。
2. 【請求項２】 外部信号に基づきシーケンス演算を実行
   するシーケンス制御装置において、規定のビット値定義で記述される外 部信号を入力とし
   て、該ビット値定義で記述されるシーケンスプログラム
   に従って、シーケンス演算内容を規定するラダー回路に
   対してラダー演算を施すことにより、正論理に従うシー
   ケンス演算を実行する第１のシーケンス演算手段と、上記ビット値定義の逆のビット値定義で記述される外 部
   信号を入力として、該逆のビット値定義で記述されるシ
   ーケンスプログラムに従って、上記ラダー回路と同一の
   回路構成に従うラダー回路に対してラダー演算を施すこ
   とにより、負論理に従うシーケンス演算を実行する第２
   のシーケンス演算手段と、 上記第１のシーケンス演算手段の演算結果データと、上
   記第２のシーケンス演算手段の演算結果データとを比較
   する比較手段とを備えることを、 特徴とするシーケンス制御装置。
3. 【請求項３】 請求項２記載のシーケンス制御装置にお
   いて、 第１のシーケンス演算手段の演算結果データの格納アド
   レスと、第２のシーケンス演算手段の演算結果データの
   格納アドレスとの間にビット反転の関係が成立するよう
   に構成されることを、 特徴とするシーケンス制御装置。
4. 【請求項４】 請求項２記載のシーケンス制御装置にお
   いて、 正論理のシーケンスプログラムの格納アドレスと、負論
   理のシーケンスプログラムの格納アドレスとの間にビッ
   ト反転の関係が成立するように構成されることを、 特徴とするシーケンス制御装置。
5. 【請求項５】 請求項２記載のシーケンス制御装置にお
   いて、 正論理のシーケンスプログラムに記述されるプログラム
   コードと、負論理のシーケンスプログラムに記述される
   プログラムコードとの間にビット反転の関係が成立する
   ように構成されることを、 特徴とするシーケンス制御装置。