JPH07105001A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH07105001A JPH07105001A JP24485493A JP24485493A JPH07105001A JP H07105001 A JPH07105001 A JP H07105001A JP 24485493 A JP24485493 A JP 24485493A JP 24485493 A JP24485493 A JP 24485493A JP H07105001 A JPH07105001 A JP H07105001A
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- stage
- signal
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Abstract
(57)【要約】
【目的】 複数のステージからなるパイプライン処理機
構の各ステージが待機状態にある場合には無駄な電力を
消費しない中央演算処理装置を提供する。 【構成】 クロックに同期して動作する５段のステージ
3A, 3B, 3C, 3D, 3Eにて構成され、第１乃至第４段目の
ステージ3A, 3B, 3C, 3Dは自ステージからの信号出力が
有効であることを示す出力有効信号9A, 9B, 9C, 9Dを第
ｍ＋１段目のステージ3B, 3C, 3D, 3Eへ出力し、第ｍ＋
１段目のステージ3B, 3C, 3D, 3Eは自ステージが信号入
力可能であることを示す入力可能信号10A, 10B, 10C, 1
0Dを第ｍ段目のステージ3A, 3B, 3C, 3Dへ出力する構成
であって、自ステージ3A, 3B, 3C, 3Dが出力する出力有
効信号9A, 9B, 9C, 9Dが有効であり且つ第ｍ＋１段目の
ステージ3B, 3C, 3D, 3Eが出力する入力可能信号10A, 1
0B, 10C, 10Dが無効である場合は第ｍ段目のステージ3
A, 3B, 3C, 3Dへのクロックの供給が停止される。
構の各ステージが待機状態にある場合には無駄な電力を
消費しない中央演算処理装置を提供する。 【構成】 クロックに同期して動作する５段のステージ
3A, 3B, 3C, 3D, 3Eにて構成され、第１乃至第４段目の
ステージ3A, 3B, 3C, 3Dは自ステージからの信号出力が
有効であることを示す出力有効信号9A, 9B, 9C, 9Dを第
ｍ＋１段目のステージ3B, 3C, 3D, 3Eへ出力し、第ｍ＋
１段目のステージ3B, 3C, 3D, 3Eは自ステージが信号入
力可能であることを示す入力可能信号10A, 10B, 10C, 1
0Dを第ｍ段目のステージ3A, 3B, 3C, 3Dへ出力する構成
であって、自ステージ3A, 3B, 3C, 3Dが出力する出力有
効信号9A, 9B, 9C, 9Dが有効であり且つ第ｍ＋１段目の
ステージ3B, 3C, 3D, 3Eが出力する入力可能信号10A, 1
0B, 10C, 10Dが無効である場合は第ｍ段目のステージ3
A, 3B, 3C, 3Dへのクロックの供給が停止される。
Description
【０００１】
【産業上の利用分野】本発明は中央演算処理装置に関
し、特にクロックに同期して動作するたとえば命令フェ
ッチステージ, デコードステージ, オペランドアドレス
計算ステージ,オペランドフェッチステージ, 命令実行
ステージ等の複数のステージからなるパイプライン処理
機構及び外部記憶装置をアクセスする外部インターフェ
イス部とをを備えた中央演算処理装置に関する。
し、特にクロックに同期して動作するたとえば命令フェ
ッチステージ, デコードステージ, オペランドアドレス
計算ステージ,オペランドフェッチステージ, 命令実行
ステージ等の複数のステージからなるパイプライン処理
機構及び外部記憶装置をアクセスする外部インターフェ
イス部とをを備えた中央演算処理装置に関する。
【０００２】
【従来の技術】図６は従来のクロックに同期して動作す
る複数のステージからなるパイプライン処理機構を備え
た中央演算処理装置の一例のブロック図である。図６に
おいて、参照符号１は中央演算処理装置の全体を、２は
中央演算処理装置１内の外部インターフェース部（以
下、 I/F部と言う）を、3Aは中央演算処理装置１内の第
１のステージとしての命令フェッチステージ（以下、IF
ステージと言う）を、3Bは中央演算処理装置１内の第２
のステージとしてのデコードステージ（以下、Ｄステー
ジと言う）を、3Cは中央演算処理装置１内の第３のステ
ージとしてのオペランドアドレス計算ステージ（以下、
Ａステージと言う）を、3Dは中央演算処理装置１内の第
４のステージとしてのオペランドフェッチステージ（以
下、OFステージと言う) を、3Eは中央演算処理装置１内
の第５のステージとしての命令実行ステージ（以下、Ｅ
ステージと言う）をそれぞれ示す。
る複数のステージからなるパイプライン処理機構を備え
た中央演算処理装置の一例のブロック図である。図６に
おいて、参照符号１は中央演算処理装置の全体を、２は
中央演算処理装置１内の外部インターフェース部（以
下、 I/F部と言う）を、3Aは中央演算処理装置１内の第
１のステージとしての命令フェッチステージ（以下、IF
ステージと言う）を、3Bは中央演算処理装置１内の第２
のステージとしてのデコードステージ（以下、Ｄステー
ジと言う）を、3Cは中央演算処理装置１内の第３のステ
ージとしてのオペランドアドレス計算ステージ（以下、
Ａステージと言う）を、3Dは中央演算処理装置１内の第
４のステージとしてのオペランドフェッチステージ（以
下、OFステージと言う) を、3Eは中央演算処理装置１内
の第５のステージとしての命令実行ステージ（以下、Ｅ
ステージと言う）をそれぞれ示す。
【０００３】参照符号４は中央演算処理装置１の外部か
ら I/F部２, IFステージ3A, Ｄステージ3B, Ａステージ
3C, OFステージ3D及びＥステージ3Eのそれぞれにクロッ
クCLK を供給する信号線を、５は中央演算処理装置１の
外部の記憶装置（図示せず）と I/F部２とを接続する外
部データバスをそれぞれ示している。
ら I/F部２, IFステージ3A, Ｄステージ3B, Ａステージ
3C, OFステージ3D及びＥステージ3Eのそれぞれにクロッ
クCLK を供給する信号線を、５は中央演算処理装置１の
外部の記憶装置（図示せず）と I/F部２とを接続する外
部データバスをそれぞれ示している。
【０００４】参照符号6A乃至6Hはいずれも内部データバ
スを示している。内部データバス6Aは I/F部２とIFステ
ージ3Aとを、内部データバス6Bは I/F部２とＡステージ
3Cとを、内部データバス6Cは I/F部２とOFステージ3Dと
を、内部データバス6Dは I/F部２とＥステージ3Eとを、
内部データバス6EはIFステージ3AとＤステージ3Bとを、
内部データバス6FはＤステージ3BとＡステージ3Cとを、
内部データバス6GはＡステージ3CとOFステージ3Dとを、
内部データバス6HはOFステージ3DとＥステージ3Eとを、
内部データバス6IはＥステージ3EとＡステージ3Cとを、
それぞれ接続している。
スを示している。内部データバス6Aは I/F部２とIFステ
ージ3Aとを、内部データバス6Bは I/F部２とＡステージ
3Cとを、内部データバス6Cは I/F部２とOFステージ3Dと
を、内部データバス6Dは I/F部２とＥステージ3Eとを、
内部データバス6EはIFステージ3AとＤステージ3Bとを、
内部データバス6FはＤステージ3BとＡステージ3Cとを、
内部データバス6GはＡステージ3CとOFステージ3Dとを、
内部データバス6HはOFステージ3DとＥステージ3Eとを、
内部データバス6IはＥステージ3EとＡステージ3Cとを、
それぞれ接続している。
【０００５】7A乃至7Dは外部アクセス要求信号を示して
いる。外部アクセス要求信号7AはIFステージ3Aから、外
部アクセス要求信号7BはＡステージ3Cから、外部アクセ
ス要求信号7CはOFステージ3Dから、外部アクセス要求信
号7DはＥステージ3Eから、それぞれ出力されて I/F部２
に入力される。これらの外部アクセス要求信号7A乃至7D
は各ステージ3A, 3C, 3D及び3Eから中央演算処理装置１
の外部へのアクセス要求が発生した場合にそれを I/F部
２に対して知らせるための信号である。
いる。外部アクセス要求信号7AはIFステージ3Aから、外
部アクセス要求信号7BはＡステージ3Cから、外部アクセ
ス要求信号7CはOFステージ3Dから、外部アクセス要求信
号7DはＥステージ3Eから、それぞれ出力されて I/F部２
に入力される。これらの外部アクセス要求信号7A乃至7D
は各ステージ3A, 3C, 3D及び3Eから中央演算処理装置１
の外部へのアクセス要求が発生した場合にそれを I/F部
２に対して知らせるための信号である。
【０００６】参照符号8A乃至8Dは I/F部２から出力され
る外部アクセス要求受付信号を示している。外部アクセ
ス要求受付信号8AはIFステージ3Aに、外部アクセス要求
受付信号8BはＡステージ3Cに、外部アクセス要求受付信
号8CはOFステージ3Dに、外部アクセス要求受付信号8Dは
Ｅステージ3Eに、それぞれ入力される。これらの外部ア
クセス要求受付信号8A乃至8Dは各ステージ3A, 3C, 3D及
び3Eから出力された上述の外部アクセス要求信号7A乃至
7Dを I/F部２が受け付けたことを知らせる信号である。
る外部アクセス要求受付信号を示している。外部アクセ
ス要求受付信号8AはIFステージ3Aに、外部アクセス要求
受付信号8BはＡステージ3Cに、外部アクセス要求受付信
号8CはOFステージ3Dに、外部アクセス要求受付信号8Dは
Ｅステージ3Eに、それぞれ入力される。これらの外部ア
クセス要求受付信号8A乃至8Dは各ステージ3A, 3C, 3D及
び3Eから出力された上述の外部アクセス要求信号7A乃至
7Dを I/F部２が受け付けたことを知らせる信号である。
【０００７】参照符号9A乃至9Dは出力有効信号を示して
いる。出力有効信号9AはIFステージ3Aから出力されてＤ
ステージ3Bに、出力有効信号9BはＤステージ3Bから出力
されてＡステージ3Cに、出力有効信号9CはＡステージ3C
から出力されてOFステージ3Dに、出力有効信号9DはOFス
テージ3Dから出力されてＥステージ3Eに、それぞれ入力
される。これらの出力有効信号9A乃至9DはIFステージ3A
からＤステージ3Bへ、Ｄステージ3BからＡステージ3C
え、Ａステージ3CからOFステージ3Dへ、OFステージ3Dか
らＥステージ3Eへそれぞれデータバス6E, 6F, 6G, 6Hを
介して出力されたデータが有効であることを示す信号で
ある。
いる。出力有効信号9AはIFステージ3Aから出力されてＤ
ステージ3Bに、出力有効信号9BはＤステージ3Bから出力
されてＡステージ3Cに、出力有効信号9CはＡステージ3C
から出力されてOFステージ3Dに、出力有効信号9DはOFス
テージ3Dから出力されてＥステージ3Eに、それぞれ入力
される。これらの出力有効信号9A乃至9DはIFステージ3A
からＤステージ3Bへ、Ｄステージ3BからＡステージ3C
え、Ａステージ3CからOFステージ3Dへ、OFステージ3Dか
らＥステージ3Eへそれぞれデータバス6E, 6F, 6G, 6Hを
介して出力されたデータが有効であることを示す信号で
ある。
【０００８】参照符号10A 乃至10D は入力可能信号を示
している。入力可能信号10A はＤステージ3Bから出力さ
れてIFステージ3Aに、入力可能信号10B はＡステージ3C
から出力されてＤステージ3Bに、入力可能信号10C はOF
ステージ3Dから出力されてＡステージ3Cに、入力可能信
号10D はＥステージ3Eから出力されてOFステージ3Dに、
それぞれ入力される。これらの入力可能信号10A 乃至10
D はＤステージ3BからIFステージ3Aへ、Ａステージ3Cか
らＤステージ3Bへ、OFステージ3DからＡステージ3Cへ、
Ｅステージ3EからOFステージ3Dへ、それぞれデータの入
力が可能な状態であることを示す信号である。
している。入力可能信号10A はＤステージ3Bから出力さ
れてIFステージ3Aに、入力可能信号10B はＡステージ3C
から出力されてＤステージ3Bに、入力可能信号10C はOF
ステージ3Dから出力されてＡステージ3Cに、入力可能信
号10D はＥステージ3Eから出力されてOFステージ3Dに、
それぞれ入力される。これらの入力可能信号10A 乃至10
D はＤステージ3BからIFステージ3Aへ、Ａステージ3Cか
らＤステージ3Bへ、OFステージ3DからＡステージ3Cへ、
Ｅステージ3EからOFステージ3Dへ、それぞれデータの入
力が可能な状態であることを示す信号である。
【０００９】参照符号11A 乃至11D は例外事象発生信号
を示している。例外事象発生信号11A はIFステージ3Aか
ら出力されてＤステージ3Bに、例外事象発生信号11B は
Ｄステージ3Bから出力されてＡステージ3Cに、例外事象
発生信号11C はＡステージ3Cから出力されてOFステージ
3Dに、例外事象発生信号11D はOFステージ3Dから出力さ
れてＥステージ3Eに、それぞれ入力される。これらの例
外事象発生信号11A 乃至11D はIFステージ3AからＤステ
ージ3Bへ、Ｄステージ3BからＡステージ3Cへ、Ａステー
ジ3CからOFステージ3Dへ、OFステージ3DからＥステージ
3Eへ、それぞれデータのステージにおいて例外事象が発
生したことを示す信号である。
を示している。例外事象発生信号11A はIFステージ3Aか
ら出力されてＤステージ3Bに、例外事象発生信号11B は
Ｄステージ3Bから出力されてＡステージ3Cに、例外事象
発生信号11C はＡステージ3Cから出力されてOFステージ
3Dに、例外事象発生信号11D はOFステージ3Dから出力さ
れてＥステージ3Eに、それぞれ入力される。これらの例
外事象発生信号11A 乃至11D はIFステージ3AからＤステ
ージ3Bへ、Ｄステージ3BからＡステージ3Cへ、Ａステー
ジ3CからOFステージ3Dへ、OFステージ3DからＥステージ
3Eへ、それぞれデータのステージにおいて例外事象が発
生したことを示す信号である。
【００１０】参照符号12はＥステージ3Eから出力される
パイプラインフラッシュ信号であり、IFステージ3A, Ｄ
ステージ3B, Ａステージ3C及びOFステージ3Dのそれぞれ
に入力される。このパイプラインフラッシュ信号12は、
各ステージ3A, 3B, 3C, 3D及び3Eにおいて例外事象が発
生した場合にそれに対応した処理をＥステージ3Eが開始
したことを他の各ステージ3A, 3B, 3C, 3Dに知らせるた
めの信号である。
パイプラインフラッシュ信号であり、IFステージ3A, Ｄ
ステージ3B, Ａステージ3C及びOFステージ3Dのそれぞれ
に入力される。このパイプラインフラッシュ信号12は、
各ステージ3A, 3B, 3C, 3D及び3Eにおいて例外事象が発
生した場合にそれに対応した処理をＥステージ3Eが開始
したことを他の各ステージ3A, 3B, 3C, 3Dに知らせるた
めの信号である。
【００１１】参照符号13はレジスタ参照信号であり、Ａ
ステージ3Cから出力されてＥステージ3Eに入力される。
このレジスタ参照信号13は、Ａステージ3Cがオペランド
アドレスの計算のためにＥステージ3Eのレジスタの内容
が必要な場合に参照するための信号である。また、参照
符号14はレジスタコンフリクト信号であり、Ｅステージ
3Eから出力されてＡステージ3Cに入力される。このレジ
スタコンフリクト信号14はパイプライン処理に際して、
Ｅステージ3Eのレジスタがたとえば後続の命令によい書
き換えられることになっていてＡステージ3Cが事前に使
用できない状態であることをＡステージ3Cに知らせる信
号である。
ステージ3Cから出力されてＥステージ3Eに入力される。
このレジスタ参照信号13は、Ａステージ3Cがオペランド
アドレスの計算のためにＥステージ3Eのレジスタの内容
が必要な場合に参照するための信号である。また、参照
符号14はレジスタコンフリクト信号であり、Ｅステージ
3Eから出力されてＡステージ3Cに入力される。このレジ
スタコンフリクト信号14はパイプライン処理に際して、
Ｅステージ3Eのレジスタがたとえば後続の命令によい書
き換えられることになっていてＡステージ3Cが事前に使
用できない状態であることをＡステージ3Cに知らせる信
号である。
【００１２】次に、上述のように構成された従来の中央
演算処理装置の動作について説明する。I/F部２, IFス
テージ3A, Ｄステージ3B, Ａステージ3C, OFステージ3D
及びＥステージ3Eのそれぞれは信号線４を介して供給さ
れるクロックCLK に同期して独立に動作する。以下、信
号を有効値にすることを「アサートする」と言い、信号
を無効値にすることを「ネゲートする」と言う。
演算処理装置の動作について説明する。I/F部２, IFス
テージ3A, Ｄステージ3B, Ａステージ3C, OFステージ3D
及びＥステージ3Eのそれぞれは信号線４を介して供給さ
れるクロックCLK に同期して独立に動作する。以下、信
号を有効値にすることを「アサートする」と言い、信号
を無効値にすることを「ネゲートする」と言う。
【００１３】I/F部２はIFステージ3A, Ａステージ3C, O
Fステージ3D及びＥステージ3Eそれぞれから出力される
外部アクセス要求信号7A乃至7Dに応じて図示しない外部
記憶装置へのアクセス要求を調停する。但し、外部アク
セス要求信号7A乃至7Dが同時にアサートされた場合の優
先度はＥステージ3Eから出力される外部アクセス要求信
号7Dが最も高く、次いでOFステージ3Dから出力される外
部アクセス要求信号7C、Ａステージ3Cから出力される外
部アクセス要求信号7B、IFステージ3Aから出力される外
部アクセス要求信号7Aの順に低くなる。
Fステージ3D及びＥステージ3Eそれぞれから出力される
外部アクセス要求信号7A乃至7Dに応じて図示しない外部
記憶装置へのアクセス要求を調停する。但し、外部アク
セス要求信号7A乃至7Dが同時にアサートされた場合の優
先度はＥステージ3Eから出力される外部アクセス要求信
号7Dが最も高く、次いでOFステージ3Dから出力される外
部アクセス要求信号7C、Ａステージ3Cから出力される外
部アクセス要求信号7B、IFステージ3Aから出力される外
部アクセス要求信号7Aの順に低くなる。
【００１４】また、 I/F部２は、図示しない外部記憶装
置へのアクセス実行中でなければ、クロックCLK の各周
期において外部アクセス要求信号7A乃至7Dの状態、即ち
有効であるか (アサートされているか) 、または無効で
あるか (ネゲートされているか) を調べ、アサートされ
ている信号の内で最も優先度が高い信号を選択する。な
おこの際、選択されなかった信号は次回の調停まで待機
する。また、 I/F部２は、外部アクセス要求信号7Aを選
択した場合は外部アクセス要求受付信号8Aを、外部アク
セス要求信号7Bを選択した場合は外部アクセス要求受付
信号8Bを、外部アクセス要求信号7Cを選択した場合は外
部アクセス要求受付信号8Cを、外部アクセス要求信号7D
を選択した場合は外部アクセス要求受付信号8Dを、それ
ぞれのクロックCLK の１周期の期間に亙ってアサートす
ると共に、それぞれに対応する外部アクセスを実行す
る。
置へのアクセス実行中でなければ、クロックCLK の各周
期において外部アクセス要求信号7A乃至7Dの状態、即ち
有効であるか (アサートされているか) 、または無効で
あるか (ネゲートされているか) を調べ、アサートされ
ている信号の内で最も優先度が高い信号を選択する。な
おこの際、選択されなかった信号は次回の調停まで待機
する。また、 I/F部２は、外部アクセス要求信号7Aを選
択した場合は外部アクセス要求受付信号8Aを、外部アク
セス要求信号7Bを選択した場合は外部アクセス要求受付
信号8Bを、外部アクセス要求信号7Cを選択した場合は外
部アクセス要求受付信号8Cを、外部アクセス要求信号7D
を選択した場合は外部アクセス要求受付信号8Dを、それ
ぞれのクロックCLK の１周期の期間に亙ってアサートす
ると共に、それぞれに対応する外部アクセスを実行す
る。
【００１５】IFステージ3Aは、IFステージ3A内に命令コ
ードが存在しない場合は外部アクセス要求信号7Aをアサ
ートし、 I/F部２からの外部アクセス要求受付信号8Aが
アサートされると外部アクセス要求信号7Aをネゲートす
ると共に図示しない外部記憶装置から外部データバス
５,I/F部２及び内部データバス6Aを介して命令コードを
フェッチする。
ードが存在しない場合は外部アクセス要求信号7Aをアサ
ートし、 I/F部２からの外部アクセス要求受付信号8Aが
アサートされると外部アクセス要求信号7Aをネゲートす
ると共に図示しない外部記憶装置から外部データバス
５,I/F部２及び内部データバス6Aを介して命令コードを
フェッチする。
【００１６】また、IFステージ3Aは、IFステージ3A内に
命令コードが存在する場合は出力有効信号9Aをアサート
すると共に命令コードを内部データバス6Eを介してＤス
テージ3Bへ出力し、Ｄステージ3Bからの入力可能信号10
A がアサートされるとその命令コードを消去すると共に
出力有効信号9Aをネゲートする。
命令コードが存在する場合は出力有効信号9Aをアサート
すると共に命令コードを内部データバス6Eを介してＤス
テージ3Bへ出力し、Ｄステージ3Bからの入力可能信号10
A がアサートされるとその命令コードを消去すると共に
出力有効信号9Aをネゲートする。
【００１７】IFステージ3Aは外部アクセス要求信号7Aを
アサートした後のクロックCLK の１周期内に I/F部２か
らの外部アクセス要求受付信号8Aがアサートされない場
合は、外部アクセス要求受付信号8Aがアサートされるま
でのクロックCLK の各周期において状態遷移を伴わない
動作 (以下、待機状態と言う) を繰り返す。
アサートした後のクロックCLK の１周期内に I/F部２か
らの外部アクセス要求受付信号8Aがアサートされない場
合は、外部アクセス要求受付信号8Aがアサートされるま
でのクロックCLK の各周期において状態遷移を伴わない
動作 (以下、待機状態と言う) を繰り返す。
【００１８】また、IFステージ3Aは出力有効信号9Aをア
サートすると共に命令コードを内部データバス6Eを介し
てＤステージ3Bへ出力した後のクロックCLK の１周期内
にＤステージ3Bからの入力可能信号10A がアサートされ
ない場合には、入力可能信号10A がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
サートすると共に命令コードを内部データバス6Eを介し
てＤステージ3Bへ出力した後のクロックCLK の１周期内
にＤステージ3Bからの入力可能信号10A がアサートされ
ない場合には、入力可能信号10A がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
【００１９】また、IFステージ3Aは命令フェッチ中に例
外事象が発生した場合、例外事象発生信号11A をアサー
トした後のＥステージ3Eからのパイプラインフラッシュ
信号12がアサートされるまでのクロックCLK の各周期に
おいて待機状態を繰り返し、パイプラインフラッシュ信
号12がアサートされると例外事象発生信号11A をネゲー
トする。
外事象が発生した場合、例外事象発生信号11A をアサー
トした後のＥステージ3Eからのパイプラインフラッシュ
信号12がアサートされるまでのクロックCLK の各周期に
おいて待機状態を繰り返し、パイプラインフラッシュ信
号12がアサートされると例外事象発生信号11A をネゲー
トする。
【００２０】以上のように、IFステージ3Aにおいては、
外部アクセス要求信号7Aが有効で外部アクセス要求受付
信号8Aが無効の場合、出力有効信号9Aが有効で入力可能
信号10A が無効の場合、更に例外事象発生信号11A が有
効でパイプラインフラッシュ信号12が無効の場合の３種
類の状態それぞれにおいて待機状態となる。
外部アクセス要求信号7Aが有効で外部アクセス要求受付
信号8Aが無効の場合、出力有効信号9Aが有効で入力可能
信号10A が無効の場合、更に例外事象発生信号11A が有
効でパイプラインフラッシュ信号12が無効の場合の３種
類の状態それぞれにおいて待機状態となる。
【００２１】Ｄステージ3Bは、Ｄステージ3B内に命令コ
ードをデコードしたコード (以下、Ｄコードと言う) が
存在していない場合は入力可能信号10A をアサートし、
IFステージ3Aからの出力有効信号9Aがアサートされてい
れば命令コードをIFステージ3Aから内部データバス6Eを
介して取り込んでデコードし、その結果からＤコードを
発生すると共に入力可能信号10A をネゲートする。
ードをデコードしたコード (以下、Ｄコードと言う) が
存在していない場合は入力可能信号10A をアサートし、
IFステージ3Aからの出力有効信号9Aがアサートされてい
れば命令コードをIFステージ3Aから内部データバス6Eを
介して取り込んでデコードし、その結果からＤコードを
発生すると共に入力可能信号10A をネゲートする。
【００２２】また、Ｄステージ3Bは、Ｄステージ3B内に
Ｄコードが存在する場合は出力有効信号9Bをアサートす
ると共にＤコードを内部データバス6Fを介してＡステー
ジ3Cへ出力し、Ａステージ3Cからの入力可能信号10B が
アサートされるとＤステージ3B内のＤコードを消去する
と共に出力有効信号9Bをネゲートする。
Ｄコードが存在する場合は出力有効信号9Bをアサートす
ると共にＤコードを内部データバス6Fを介してＡステー
ジ3Cへ出力し、Ａステージ3Cからの入力可能信号10B が
アサートされるとＤステージ3B内のＤコードを消去する
と共に出力有効信号9Bをネゲートする。
【００２３】Ｄステージ3Bは、入力可能信号10A をアサ
ートした時点でIFステージ3Aからの出力有効信号9Aがア
サートされていなければ、出力有効信号9Aがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
ートした時点でIFステージ3Aからの出力有効信号9Aがア
サートされていなければ、出力有効信号9Aがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
【００２４】また、Ｄステージ3Bは、出力有効信号9Bを
アサートすると共にＤコードを内部データバス6Fを介し
てＡステージ3Cへ出力した後のクロックCLK の１周期内
にＡステージ3Cからの入力可能信号10B がアサートされ
ない場合には、入力可能信号10B がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
アサートすると共にＤコードを内部データバス6Fを介し
てＡステージ3Cへ出力した後のクロックCLK の１周期内
にＡステージ3Cからの入力可能信号10B がアサートされ
ない場合には、入力可能信号10B がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
【００２５】また、Ｄステージ3Bは、入力可能信号10A
のアサート時にIFステージ3Aからの例外事象発生信号11
A がアサートされたか、または定義されていない命令コ
ードをデコードする等の例外事象が発生した場合は、例
外事象発生信号11B をアサートしてＥステージ3Eからの
パイプラインフラッシュ信号12がアサートされるまでの
クロックCLK の各周期において待機状態を繰り返し、パ
イプラインフラッシュ信号12がアサートされると例外事
象発生信号11B をネゲートする。
のアサート時にIFステージ3Aからの例外事象発生信号11
A がアサートされたか、または定義されていない命令コ
ードをデコードする等の例外事象が発生した場合は、例
外事象発生信号11B をアサートしてＥステージ3Eからの
パイプラインフラッシュ信号12がアサートされるまでの
クロックCLK の各周期において待機状態を繰り返し、パ
イプラインフラッシュ信号12がアサートされると例外事
象発生信号11B をネゲートする。
【００２６】以上のように、Ｄステージ3Bにおいては、
入力可能信号10A が有効で出力有効信号9Aが無効の場
合、出力有効信号9Bが有効で入力可能信号10B が無効の
場合、例外事象発生信号11B が有効でパイプラインフラ
ッシュ信号12が無効の場合の３種類の状態それぞれにお
いて待機状態となる。
入力可能信号10A が有効で出力有効信号9Aが無効の場
合、出力有効信号9Bが有効で入力可能信号10B が無効の
場合、例外事象発生信号11B が有効でパイプラインフラ
ッシュ信号12が無効の場合の３種類の状態それぞれにお
いて待機状態となる。
【００２７】Ａステージ3Cは、Ａステージ3C内にＤコー
ドとＤコードの指示により計算したオペランドアドレス
とを併せたたコード (以下、Ａコードと言う) が存在し
ていない場合は入力可能信号10B をアサートし、Ｄステ
ージ3Bからの出力有効信号9BがアサートされていればＤ
コードをＤステージ3Bから内部データバス6Fを介して取
り込み、Ｄコードの指示によりオペランドアドレスを計
算してＤコードと併せてＡコードを発生すると共に入力
可能信号10B をネゲートする。
ドとＤコードの指示により計算したオペランドアドレス
とを併せたたコード (以下、Ａコードと言う) が存在し
ていない場合は入力可能信号10B をアサートし、Ｄステ
ージ3Bからの出力有効信号9BがアサートされていればＤ
コードをＤステージ3Bから内部データバス6Fを介して取
り込み、Ｄコードの指示によりオペランドアドレスを計
算してＤコードと併せてＡコードを発生すると共に入力
可能信号10B をネゲートする。
【００２８】また、Ａステージ3Cは、Ａステージ3C内に
Ａコードが存在する場合は出力有効信号9Cをアサートす
ると共にＡコードを内部データバス6Gを介してOFステー
ジ3Dに入力し、OFステージ3Dからの入力可能信号10C が
アサートされるとＡステージ3C内のＡコードを消去する
と共に出力有効信号9Cをネゲートする。
Ａコードが存在する場合は出力有効信号9Cをアサートす
ると共にＡコードを内部データバス6Gを介してOFステー
ジ3Dに入力し、OFステージ3Dからの入力可能信号10C が
アサートされるとＡステージ3C内のＡコードを消去する
と共に出力有効信号9Cをネゲートする。
【００２９】また、Ａステージ3Cは、Ｄステージ3Bから
取り込んだＤコードがＥステージ3Eにおける実行時にＥ
ステージ3E内のレジスタ (図示せず）の内容を書き換え
る操作を示していれば、Ｅステージ3E内のレジスタ (図
示せず) の内容を書き換える操作があることを図示しな
い経路を介してＥステージ3Eに伝える。
取り込んだＤコードがＥステージ3Eにおける実行時にＥ
ステージ3E内のレジスタ (図示せず）の内容を書き換え
る操作を示していれば、Ｅステージ3E内のレジスタ (図
示せず) の内容を書き換える操作があることを図示しな
い経路を介してＥステージ3Eに伝える。
【００３０】また、Ａステージ3Cは、オペランドアドレ
スの計算のために図示しない外部記憶装置へのアクセス
が必要でな場合には外部アクセス要求信号7Bをアサート
し、I/F部２からの外部アクセス要求受付信号8Bがアサ
ートされれば外部アクセス要求信号7Bをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Bを介して図示しない外部記憶
装置へのアクセスを行う。
スの計算のために図示しない外部記憶装置へのアクセス
が必要でな場合には外部アクセス要求信号7Bをアサート
し、I/F部２からの外部アクセス要求受付信号8Bがアサ
ートされれば外部アクセス要求信号7Bをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Bを介して図示しない外部記憶
装置へのアクセスを行う。
【００３１】また、Ａステージ3Cは、オペランドアドレ
スの計算のためにＥステージ3E内のレジスタ (図示せ
ず）が保持しているデータが必要な場合、レジスタ参照
信号13をアサートし、Ｅステージ3Eからのレジスタコン
フリクト信号14がアサートされていなければ内部データ
バス6Iを介して必要なレジスタのデータを参照し、その
後にレジスタ参照信号13をネゲートする。
スの計算のためにＥステージ3E内のレジスタ (図示せ
ず）が保持しているデータが必要な場合、レジスタ参照
信号13をアサートし、Ｅステージ3Eからのレジスタコン
フリクト信号14がアサートされていなければ内部データ
バス6Iを介して必要なレジスタのデータを参照し、その
後にレジスタ参照信号13をネゲートする。
【００３２】Ａステージ3Cは、入力可能信号10B をアサ
ートした時点でＤステージ3Bからの出力有効信号9Bがア
サートされていなければ、出力有効信号9Bがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
ートした時点でＤステージ3Bからの出力有効信号9Bがア
サートされていなければ、出力有効信号9Bがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
【００３３】また、Ａステージ3Cは、出力有効信号9Cを
アサートすると共にＡコードを内部データバス6Gを介し
てOFステージ3Dに入力した後のクロックCLK の１周期内
にOFステージ3Dからの入力可能信号10C がアサートされ
ない場合には、入力可能信号10C がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
アサートすると共にＡコードを内部データバス6Gを介し
てOFステージ3Dに入力した後のクロックCLK の１周期内
にOFステージ3Dからの入力可能信号10C がアサートされ
ない場合には、入力可能信号10C がアサートされるまで
のクロックCLK の各周期において待機状態を繰り返す。
【００３４】Ａステージ3Cは、外部アクセス要求信号7B
をアサートした後のクロックCLK の１周期内に I/F部２
からの外部アクセス要求受付信号8Bがアサートされない
場合は、外部アクセス要求受付信号8Bがアサートされる
までのクロックCLK の各周期において待機状態を繰り返
す。
をアサートした後のクロックCLK の１周期内に I/F部２
からの外部アクセス要求受付信号8Bがアサートされない
場合は、外部アクセス要求受付信号8Bがアサートされる
までのクロックCLK の各周期において待機状態を繰り返
す。
【００３５】また、Ａステージ3Cは、入力可能信号10B
のアサート時にＤステージ3Bからの例外事象発生信号11
B がアサートされたか、またはオペランドアドレス計算
中に例外事象が発生した場合は例外事象発生信号11C を
アサートしてＥステージ3Eからのパイプラインフラッシ
ュ信号12がアサートされるまでのクロックCLK の各周期
において待機状態を繰り返し、パイプラインフラッシュ
信号12がアサートされると例外事象発生信号11C をネゲ
ートする。
のアサート時にＤステージ3Bからの例外事象発生信号11
B がアサートされたか、またはオペランドアドレス計算
中に例外事象が発生した場合は例外事象発生信号11C を
アサートしてＥステージ3Eからのパイプラインフラッシ
ュ信号12がアサートされるまでのクロックCLK の各周期
において待機状態を繰り返し、パイプラインフラッシュ
信号12がアサートされると例外事象発生信号11C をネゲ
ートする。
【００３６】また、Ａステージ3Cは、レジスタ参照信号
13をアサートした時にＥステージ3Eからのレジスタコン
フリクト信号14がアサートされていれば、レジスタコン
フリクト信号14がネゲートされるまでのクロックCLK の
各周期において待機状態を繰り返す。
13をアサートした時にＥステージ3Eからのレジスタコン
フリクト信号14がアサートされていれば、レジスタコン
フリクト信号14がネゲートされるまでのクロックCLK の
各周期において待機状態を繰り返す。
【００３７】以上のように、Ａステージ3Cにおいては、
入力可能信号10B が有効で出力有効信号9Bが無効の場
合、出力有効信号9Cが有効で入力可能信号10C が無効の
場合、外部アクセス要求信号7Bが有効で外部アクセス要
求受付信号8Bが無効の場合、例外事象発生信号11C が有
効でパイプラインフラッシュ信号12が無効の場合、レジ
スタ参照信号13が有効でレジスタコンフリクト信号14が
有効の場合の５種類の状態それぞれにおいて待機状態と
なる。
入力可能信号10B が有効で出力有効信号9Bが無効の場
合、出力有効信号9Cが有効で入力可能信号10C が無効の
場合、外部アクセス要求信号7Bが有効で外部アクセス要
求受付信号8Bが無効の場合、例外事象発生信号11C が有
効でパイプラインフラッシュ信号12が無効の場合、レジ
スタ参照信号13が有効でレジスタコンフリクト信号14が
有効の場合の５種類の状態それぞれにおいて待機状態と
なる。
【００３８】OFステージ3Dは、OFステージ3D内にＡコー
ドとＡコードの指示によりフェッチしたオペランドデー
タとを併せたコード (以下、Ｅコードと言う) が存在し
ていない場合は入力可能信号10C をアサートし、Ａステ
ージ3Cからの出力有効信号9CがアサートされていればＡ
コードをＡステージ3Cから内部データバス6Gを介して取
り込む。
ドとＡコードの指示によりフェッチしたオペランドデー
タとを併せたコード (以下、Ｅコードと言う) が存在し
ていない場合は入力可能信号10C をアサートし、Ａステ
ージ3Cからの出力有効信号9CがアサートされていればＡ
コードをＡステージ3Cから内部データバス6Gを介して取
り込む。
【００３９】OFステージ3Dは、Ａコードを取り込むとＡ
コードの指示により外部アクセス要求信号7Cをアサート
し、 I/F部２からの外部アクセス要求受付信号8Cがアサ
ートされると外部アクセス要求信号7Cをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Cを介してオペランドデータを
フェッチしてＡコードと併せてＥコードを発生すると共
に入力可能信号10C をネゲートする。
コードの指示により外部アクセス要求信号7Cをアサート
し、 I/F部２からの外部アクセス要求受付信号8Cがアサ
ートされると外部アクセス要求信号7Cをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Cを介してオペランドデータを
フェッチしてＡコードと併せてＥコードを発生すると共
に入力可能信号10C をネゲートする。
【００４０】また、OFステージ3Dは、OFステージ3D内に
Ｅコードが存在する場合、出力有効信号9Dをアサートす
ると共にＥコードを内部データバス6Hを介してＥステー
ジ3Eへ出力し、Ｅステージ3Eからの入力可能信号10D が
アサートされるとOFステージ3D内のＥコードを消去する
と共に出力有効信号9Dをネゲートする。
Ｅコードが存在する場合、出力有効信号9Dをアサートす
ると共にＥコードを内部データバス6Hを介してＥステー
ジ3Eへ出力し、Ｅステージ3Eからの入力可能信号10D が
アサートされるとOFステージ3D内のＥコードを消去する
と共に出力有効信号9Dをネゲートする。
【００４１】OFステージ3Dは、入力可能信号10C をアサ
ートした時点でＡステージ3Cからの出力有効信号9Cがア
サートされていなければ、出力有効信号9Cがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
ートした時点でＡステージ3Cからの出力有効信号9Cがア
サートされていなければ、出力有効信号9Cがアサートさ
れるまでのクロックCLK の各周期において待機状態を繰
り返す。
【００４２】また、OFステージ3Dは、外部アクセス要求
信号7Cをアサートした後のクロックCLK の１周期内に I
/F部２からの外部アクセス要求受付信号8Cがアサートさ
れない場合は、外部アクセス要求受付信号8Cがアサート
されるまでのクロックCLK の各周期において待機状態を
繰り返す。
信号7Cをアサートした後のクロックCLK の１周期内に I
/F部２からの外部アクセス要求受付信号8Cがアサートさ
れない場合は、外部アクセス要求受付信号8Cがアサート
されるまでのクロックCLK の各周期において待機状態を
繰り返す。
【００４３】OFステージ3Dは、出力有効信号9Dをアサー
トすると共にＥコードを内部データバス6Hを介してＥス
テージ3Eに入力した後のクロックCLK の１周期内にＥス
テージ3Eからの入力可能信号10D がアサートされない場
合は、入力可能信号10D がアサートされるまでのクロッ
クCLK の各周期において待機状態を繰り返す。
トすると共にＥコードを内部データバス6Hを介してＥス
テージ3Eに入力した後のクロックCLK の１周期内にＥス
テージ3Eからの入力可能信号10D がアサートされない場
合は、入力可能信号10D がアサートされるまでのクロッ
クCLK の各周期において待機状態を繰り返す。
【００４４】また、OFステージ3Dは、入力可能信号10C
のアサート時にＡステージ3Cからの例外事象発生信号11
C がアサートされたか、またはオペランドフェッチ中に
例外事象が発生した場合は、例外事象発生信号11D をア
サートしてＥステージ3Eからのパイプラインフラッシュ
信号12がアサートされるまでのクロックCLK の各周期に
おいて待機状態を繰り返し、パイプラインフラッシュ信
号12がアサートされると例外事象発生信号11D をネゲー
トする。
のアサート時にＡステージ3Cからの例外事象発生信号11
C がアサートされたか、またはオペランドフェッチ中に
例外事象が発生した場合は、例外事象発生信号11D をア
サートしてＥステージ3Eからのパイプラインフラッシュ
信号12がアサートされるまでのクロックCLK の各周期に
おいて待機状態を繰り返し、パイプラインフラッシュ信
号12がアサートされると例外事象発生信号11D をネゲー
トする。
【００４５】以上のように、OFステージ3Dにおいては、
入力可能信号10C が有効で出力有効信号9Cが無効の場
合、外部アクセス要求信号7Cが有効で外部アクセス要求
受付信号8Cが無効の場合、出力有効信号9Dが有効で入力
可能信号10D が無効の場合、例外事象発生信号11D が有
効でパイプラインフラッシュ信号12が無効の場合の４種
類の状態それぞれにおいて待機状態となる。
入力可能信号10C が有効で出力有効信号9Cが無効の場
合、外部アクセス要求信号7Cが有効で外部アクセス要求
受付信号8Cが無効の場合、出力有効信号9Dが有効で入力
可能信号10D が無効の場合、例外事象発生信号11D が有
効でパイプラインフラッシュ信号12が無効の場合の４種
類の状態それぞれにおいて待機状態となる。
【００４６】Ｅステージ3Eは、Ｅコードの指示による命
令実行中でない場合は入力可能信号10D をアサートし、
OFステージ3Dからの出力有効信号9Dがアサートされてい
ればＥコードをOFステージ3Dから内部データバス6Hを介
して取り込み、Ｅコードの指示により命令を実行すると
共に入力可能信号10D をネゲートする。
令実行中でない場合は入力可能信号10D をアサートし、
OFステージ3Dからの出力有効信号9Dがアサートされてい
ればＥコードをOFステージ3Dから内部データバス6Hを介
して取り込み、Ｅコードの指示により命令を実行すると
共に入力可能信号10D をネゲートする。
【００４７】Ｅステージ3Eは、命令実行時に図示しない
外部記憶装置へのアクセスが必要であれば外部アクセス
要求信号7Dをアサートし、 I/F部２からの外部アクセス
要求受付信号8Dがアサートされると外部アクセス要求信
号7Dをネゲートすると共に図示しない外部記憶装置に対
して外部データバス５,I/F部２及び内部データバス6Dを
介して図示しない外部記憶装置へのアクセスを行う。
外部記憶装置へのアクセスが必要であれば外部アクセス
要求信号7Dをアサートし、 I/F部２からの外部アクセス
要求受付信号8Dがアサートされると外部アクセス要求信
号7Dをネゲートすると共に図示しない外部記憶装置に対
して外部データバス５,I/F部２及び内部データバス6Dを
介して図示しない外部記憶装置へのアクセスを行う。
【００４８】また、Ｅステージ3Eは、入力可能信号10D
のアサート時にOFステージ3Dからの例外事象発生信号11
D がアサートされていれば例外処理の命令を実行するた
めにパイプラインフラッシュ信号12をクロックCLK の１
周期の間に亙ってアサートする。
のアサート時にOFステージ3Dからの例外事象発生信号11
D がアサートされていれば例外処理の命令を実行するた
めにパイプラインフラッシュ信号12をクロックCLK の１
周期の間に亙ってアサートする。
【００４９】Ｅステージ3Eは、入力可能信号10D をアサ
ートした時点でOFステージ3Dからの出力有効信号9Dがア
サートされていなければ出力有効信号9Dがアサートされ
るまでのクロックCLK の各周期において待機状態を繰り
返す。
ートした時点でOFステージ3Dからの出力有効信号9Dがア
サートされていなければ出力有効信号9Dがアサートされ
るまでのクロックCLK の各周期において待機状態を繰り
返す。
【００５０】また、Ｅステージ3Eは、外部アクセス要求
信号7Dをアサートした後のクロックCLK の１周期内に I
/F部２からの外部アクセス要求受付信号8Dがアサートさ
れない場合は、外部アクセス要求受付信号8Dがアサート
されるまでのクロックCLK の各周期において待機状態を
繰り返す。
信号7Dをアサートした後のクロックCLK の１周期内に I
/F部２からの外部アクセス要求受付信号8Dがアサートさ
れない場合は、外部アクセス要求受付信号8Dがアサート
されるまでのクロックCLK の各周期において待機状態を
繰り返す。
【００５１】なお、Ｅステージ3Eは、Ｅステージ3Eでの
命令実行時にＥステージ3Eの内部のレジスタ (図示せ
ず) の内容を書き換えるＤコードがＡステージ3C内にあ
ることがＡステージ3Cから図示しない経路を介して伝え
られた場合、このＤコードのＥステージ3Eでの実行によ
りＥステージ3Eの内部のレジスタ (図示せず) の内容が
書き換えられるまでの間はレジスタコンフリクト信号14
をアサートする。
命令実行時にＥステージ3Eの内部のレジスタ (図示せ
ず) の内容を書き換えるＤコードがＡステージ3C内にあ
ることがＡステージ3Cから図示しない経路を介して伝え
られた場合、このＤコードのＥステージ3Eでの実行によ
りＥステージ3Eの内部のレジスタ (図示せず) の内容が
書き換えられるまでの間はレジスタコンフリクト信号14
をアサートする。
【００５２】以上のように、Ｅステージ3Eにおいては、
入力可能信号10D が有効で出力有効信号9Dが無効の場
合、外部アクセス要求信号7Dが有効で外部アクセス要求
受付信号8Dが無効の場合の２種類の状態それぞれにおい
て待機状態となる。
入力可能信号10D が有効で出力有効信号9Dが無効の場
合、外部アクセス要求信号7Dが有効で外部アクセス要求
受付信号8Dが無効の場合の２種類の状態それぞれにおい
て待機状態となる。
【００５３】
【発明が解決しようとする課題】上述のように、クロッ
クに同期して各ステージが動作する従来の中央演算処理
装置では、中央演算処理装置内部の各ステージは待機状
態である場合に、状態遷移を行なわないにも拘わらず、
クロックに同期した動作を行なっていたので、その間に
電力を無駄に消費するという問題があった。このため、
従来の中央演算処理装置は発熱を伴い、またバッテリ駆
動タイプではバッテリの寿命が無駄に消費されて短いと
いう問題を有していた。
クに同期して各ステージが動作する従来の中央演算処理
装置では、中央演算処理装置内部の各ステージは待機状
態である場合に、状態遷移を行なわないにも拘わらず、
クロックに同期した動作を行なっていたので、その間に
電力を無駄に消費するという問題があった。このため、
従来の中央演算処理装置は発熱を伴い、またバッテリ駆
動タイプではバッテリの寿命が無駄に消費されて短いと
いう問題を有していた。
【００５４】本発明はこのような事情に鑑みてなされた
ものであり、複数のステージからなるパイプライン処理
機構を備えた中央演算処理装置において、各ステージが
待機状態にある場合には無駄な電力を消費しないように
構成した中央演算処理装置の提供を目的とする。
ものであり、複数のステージからなるパイプライン処理
機構を備えた中央演算処理装置において、各ステージが
待機状態にある場合には無駄な電力を消費しないように
構成した中央演算処理装置の提供を目的とする。
【００５５】
【課題を解決するための手段】本発明に係る中央演算処
理装置の第１の発明は、クロックに同期して動作するｎ
（ｎは２以上の自然数）段のステージにて構成され、第
ｍ（ｍはｎ未満の自然数）段目のステージは自ステージ
からの信号出力が有効であることを示す出力有効信号を
第ｍ＋１段目のステージへ出力し、第ｍ＋１段目のステ
ージは自ステージが信号入力可能であることを示す入力
可能信号を第ｍ段目のステージへ出力するパイプライン
処理機構を有し、第ｍ段目のステージに、第ｍ段目のス
テージが出力する出力有効信号が有効であり且つ第ｍ＋
１段目のステージが出力する入力可能信号が無効である
場合は第ｍ段目のステージへのクロックの供給を停止
し、第ｍ段目のステージが出力する出力有効信号が無効
であるかまたは第ｍ＋１段目のステージが出力する入力
可能信号が有効である場合は第ｍ段目のステージにクロ
ックを供給するクロックゲート手段が備えられているこ
とを特徴とする。
理装置の第１の発明は、クロックに同期して動作するｎ
（ｎは２以上の自然数）段のステージにて構成され、第
ｍ（ｍはｎ未満の自然数）段目のステージは自ステージ
からの信号出力が有効であることを示す出力有効信号を
第ｍ＋１段目のステージへ出力し、第ｍ＋１段目のステ
ージは自ステージが信号入力可能であることを示す入力
可能信号を第ｍ段目のステージへ出力するパイプライン
処理機構を有し、第ｍ段目のステージに、第ｍ段目のス
テージが出力する出力有効信号が有効であり且つ第ｍ＋
１段目のステージが出力する入力可能信号が無効である
場合は第ｍ段目のステージへのクロックの供給を停止
し、第ｍ段目のステージが出力する出力有効信号が無効
であるかまたは第ｍ＋１段目のステージが出力する入力
可能信号が有効である場合は第ｍ段目のステージにクロ
ックを供給するクロックゲート手段が備えられているこ
とを特徴とする。
【００５６】本発明に係る中央演算処理装置の第２の発
明は、クロックに同期して動作するｎ（ｎは２以上の自
然数）段のステージにて構成され、第ｍ＋１（ｍはｎ未
満の自然数）段目のステージは自ステージが信号入力可
能であることを示す入力可能信号を第ｍ段目のステージ
へ出力し、第ｍ段目のステージは自ステージからの信号
出力が有効であることを示す出力有効信号を第ｍ＋１段
目のステージへ出力するパイプライン処理機構を有し、
第ｍ＋１段目のステージに、第ｍ段目のステージが出力
する入力可能信号が有効であり且つ第ｍ＋１段目のステ
ージが出力する出力有効信号が無効である場合は第ｍ＋
１段目のステージへのクロックの供給を停止し、第ｍ段
目のステージが出力する入力可能信号が無効であるかま
たは第ｍ＋１段目のステージが出力する出力有効信号が
有効である場合は第ｍ＋１段目のステージにクロックを
供給するクロックゲート手段が備えられていることを特
徴とする。
明は、クロックに同期して動作するｎ（ｎは２以上の自
然数）段のステージにて構成され、第ｍ＋１（ｍはｎ未
満の自然数）段目のステージは自ステージが信号入力可
能であることを示す入力可能信号を第ｍ段目のステージ
へ出力し、第ｍ段目のステージは自ステージからの信号
出力が有効であることを示す出力有効信号を第ｍ＋１段
目のステージへ出力するパイプライン処理機構を有し、
第ｍ＋１段目のステージに、第ｍ段目のステージが出力
する入力可能信号が有効であり且つ第ｍ＋１段目のステ
ージが出力する出力有効信号が無効である場合は第ｍ＋
１段目のステージへのクロックの供給を停止し、第ｍ段
目のステージが出力する入力可能信号が無効であるかま
たは第ｍ＋１段目のステージが出力する出力有効信号が
有効である場合は第ｍ＋１段目のステージにクロックを
供給するクロックゲート手段が備えられていることを特
徴とする。
【００５７】本発明に係る中央演算処理装置の第３の発
明は、クロックに同期して外部記憶装置へのアクセスを
実行する外部インターフェイス部と、クロックに同期し
て動作し、外部インターフェイス部に対して外部記憶装
置へのアクセスを要求する場合に外部アクセス要求信号
を外部インターフェイス部へ出力し、外部インターフェ
イス部がアクセス要求を受け付けたことを示す外部アク
セス要求受付信号を入力する少なくとも一つのステージ
を含む複数段のステージにて構成されるパイプライン処
理機構を有し、外部アクセス要求信号を出力するステー
ジに、外部アクセス要求信号が有効であり且つ外部アク
セス要求受付信号が無効である場合は自ステージへのク
ロックの供給を停止し、外部アクセス要求信号が無効で
あるかまたは外部アクセス要求受付信号が有効である場
合は自ステージにクロックを供給するクロックゲート手
段が備えられていることを特徴とする。
明は、クロックに同期して外部記憶装置へのアクセスを
実行する外部インターフェイス部と、クロックに同期し
て動作し、外部インターフェイス部に対して外部記憶装
置へのアクセスを要求する場合に外部アクセス要求信号
を外部インターフェイス部へ出力し、外部インターフェ
イス部がアクセス要求を受け付けたことを示す外部アク
セス要求受付信号を入力する少なくとも一つのステージ
を含む複数段のステージにて構成されるパイプライン処
理機構を有し、外部アクセス要求信号を出力するステー
ジに、外部アクセス要求信号が有効であり且つ外部アク
セス要求受付信号が無効である場合は自ステージへのク
ロックの供給を停止し、外部アクセス要求信号が無効で
あるかまたは外部アクセス要求受付信号が有効である場
合は自ステージにクロックを供給するクロックゲート手
段が備えられていることを特徴とする。
【００５８】本発明に係る中央演算処理装置の第４の発
明は、クロックに同期して動作し、例外事象を検出した
ことを示す例外事象発生信号を出力するステージを含む
複数段のステージにて構成され、例外事象発生信号に対
応した処理を開始することを示すパイプラインフラッシ
ュ信号を複数段のステージへ出力するパイプライン処理
機構を有し、例外事象発生信号を出力するステージに、
自ステージが出力する例外事象発生信号が有効であり且
つパイプラインフラッシュ信号が無効である場合は自ス
テージへのクロックの供給を停止し、自ステージが出力
する例外事象発生信号が無効であるかまたはパイプライ
ンフラッシュ信号が有効である場合は自ステージにクロ
ックを供給するクロックゲート手段が備えられているこ
とを特徴とする。
明は、クロックに同期して動作し、例外事象を検出した
ことを示す例外事象発生信号を出力するステージを含む
複数段のステージにて構成され、例外事象発生信号に対
応した処理を開始することを示すパイプラインフラッシ
ュ信号を複数段のステージへ出力するパイプライン処理
機構を有し、例外事象発生信号を出力するステージに、
自ステージが出力する例外事象発生信号が有効であり且
つパイプラインフラッシュ信号が無効である場合は自ス
テージへのクロックの供給を停止し、自ステージが出力
する例外事象発生信号が無効であるかまたはパイプライ
ンフラッシュ信号が有効である場合は自ステージにクロ
ックを供給するクロックゲート手段が備えられているこ
とを特徴とする。
【００５９】本発明に係る中央演算処理装置の第５の発
明は、クロックに同期して動作し、内部に備えられたレ
ジスタの内容が後続の命令の実行により書き換えられる
ことを示すレジスタコンフリクト信号を出力する命令実
行ステージと、レジスタの内容を参照する場合にレジス
タ参照信号を出力する第２のステージとを含む複数段の
ステージにて構成されるパイプライン処理機構を有し、
第２のステージに、レジスタコンフリクト信号が有効で
あり且つレジスタ参照信号が有効である場合は自ステー
ジへの供給を停止し、レジスタコンフリクト信号が無効
であるかまたはレジスタ参照信号が無効である場合は自
ステージにクロックを供給するクロックゲート手段が備
えられていることを特徴とする。
明は、クロックに同期して動作し、内部に備えられたレ
ジスタの内容が後続の命令の実行により書き換えられる
ことを示すレジスタコンフリクト信号を出力する命令実
行ステージと、レジスタの内容を参照する場合にレジス
タ参照信号を出力する第２のステージとを含む複数段の
ステージにて構成されるパイプライン処理機構を有し、
第２のステージに、レジスタコンフリクト信号が有効で
あり且つレジスタ参照信号が有効である場合は自ステー
ジへの供給を停止し、レジスタコンフリクト信号が無効
であるかまたはレジスタ参照信号が無効である場合は自
ステージにクロックを供給するクロックゲート手段が備
えられていることを特徴とする。
【００６０】
【作用】本発明に係る中央演算処理装置の第１の発明で
は、第ｍ段目のステージが出力する出力有効信号が有効
であり且つ第ｍ＋１段目のステージが出力する入力可能
信号が無効である場合は第ｍ段目のステージへのクロッ
クの供給が停止され、第ｍ段目のステージが出力する出
力有効信号が無効であるかまたは第ｍ＋１段目のステー
ジが出力する入力可能信号が有効である場合にのみ第ｍ
段目のステージにクロックが供給される。
は、第ｍ段目のステージが出力する出力有効信号が有効
であり且つ第ｍ＋１段目のステージが出力する入力可能
信号が無効である場合は第ｍ段目のステージへのクロッ
クの供給が停止され、第ｍ段目のステージが出力する出
力有効信号が無効であるかまたは第ｍ＋１段目のステー
ジが出力する入力可能信号が有効である場合にのみ第ｍ
段目のステージにクロックが供給される。
【００６１】本発明に係る中央演算処理装置の第２の発
明では、第ｍ段目のステージが出力する入力可能信号が
有効であり且つ第ｍ＋１段目のステージが出力する出力
有効信号が無効である場合は第ｍ＋１段目のステージへ
のクロックの供給が停止され、第ｍ段目のステージが出
力する入力可能信号が無効であるかまたは第ｍ＋１段目
のステージが出力する出力有効信号が有効である場合に
のみ第ｍ＋１段目のステージにクロックが供給される。
明では、第ｍ段目のステージが出力する入力可能信号が
有効であり且つ第ｍ＋１段目のステージが出力する出力
有効信号が無効である場合は第ｍ＋１段目のステージへ
のクロックの供給が停止され、第ｍ段目のステージが出
力する入力可能信号が無効であるかまたは第ｍ＋１段目
のステージが出力する出力有効信号が有効である場合に
のみ第ｍ＋１段目のステージにクロックが供給される。
【００６２】本発明に係る中央演算処理装置の第３の発
明では、外部アクセス要求信号が有効であり且つ外部ア
クセス要求受付信号が無効である場合は外部アクセス要
求信号を出力するステージへのクロックの供給が停止さ
れ、外部アクセス要求信号が無効であるかまたは外部ア
クセス要求受付信号が有効である場合にのみ外部アクセ
ス要求信号を出力するステージにクロックが供給され
る。
明では、外部アクセス要求信号が有効であり且つ外部ア
クセス要求受付信号が無効である場合は外部アクセス要
求信号を出力するステージへのクロックの供給が停止さ
れ、外部アクセス要求信号が無効であるかまたは外部ア
クセス要求受付信号が有効である場合にのみ外部アクセ
ス要求信号を出力するステージにクロックが供給され
る。
【００６３】本発明に係る中央演算処理装置の第４の発
明では、例外事象発生信号を出力するステージが出力す
る例外事象発生信号が有効であり且つパイプラインフラ
ッシュ信号が無効である場合は例外事象発生信号を出力
するステージへのクロックの供給が停止され、例外事象
発生信号を出力するステージが出力する例外事象発生信
号が無効であるかまたはパイプラインフラッシュ信号が
有効である場合にのみ例外事象発生信号を出力するステ
ージにクロックが供給される。
明では、例外事象発生信号を出力するステージが出力す
る例外事象発生信号が有効であり且つパイプラインフラ
ッシュ信号が無効である場合は例外事象発生信号を出力
するステージへのクロックの供給が停止され、例外事象
発生信号を出力するステージが出力する例外事象発生信
号が無効であるかまたはパイプラインフラッシュ信号が
有効である場合にのみ例外事象発生信号を出力するステ
ージにクロックが供給される。
【００６４】本発明に係る中央演算処理装置の第５の発
明では、レジスタコンフリクト信号が有効であり且つレ
ジスタ参照信号が有効である場合は第２のステージへの
供給が停止され、レジスタコンフリクト信号が無効であ
るかまたはレジスタ参照信号が無効である場合にのみ第
２のステージにクロックが供給される。
明では、レジスタコンフリクト信号が有効であり且つレ
ジスタ参照信号が有効である場合は第２のステージへの
供給が停止され、レジスタコンフリクト信号が無効であ
るかまたはレジスタ参照信号が無効である場合にのみ第
２のステージにクロックが供給される。
【００６５】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。但し、以下に図１乃至図５を参照して説
明する本発明の中央演算処理装置の第１乃至第５の各発
明においては、中央演算処理装置としての本来の構成及
び動作は前述の従来例と全く変わるところは無いのでそ
れらに関する説明は省略する。なお、本発明が解決すべ
き課題としている複数のステージからなるパイプライン
処理機構を備えた中央演算処理装置において各ステージ
が無駄に電力を消費する待機状態について再度ここでま
とめておく。
いて詳述する。但し、以下に図１乃至図５を参照して説
明する本発明の中央演算処理装置の第１乃至第５の各発
明においては、中央演算処理装置としての本来の構成及
び動作は前述の従来例と全く変わるところは無いのでそ
れらに関する説明は省略する。なお、本発明が解決すべ
き課題としている複数のステージからなるパイプライン
処理機構を備えた中央演算処理装置において各ステージ
が無駄に電力を消費する待機状態について再度ここでま
とめておく。
【００６６】IFステージ3Aにおいては、外部アクセス要
求信号7Aが有効で外部アクセス要求受付信号8Aが無効の
場合、出力有効信号9Aが有効で入力可能信号10A が無効
の場合、更に例外事象発生信号11A が有効でパイプライ
ンフラッシュ信号12が無効の場合の３種類の状態それぞ
れにおいて待機状態となる。
求信号7Aが有効で外部アクセス要求受付信号8Aが無効の
場合、出力有効信号9Aが有効で入力可能信号10A が無効
の場合、更に例外事象発生信号11A が有効でパイプライ
ンフラッシュ信号12が無効の場合の３種類の状態それぞ
れにおいて待機状態となる。
【００６７】Ｄステージ3Bにおいては、入力可能信号10
A が有効で出力有効信号9Aが無効の場合、出力有効信号
9Bが有効で入力可能信号10B が無効の場合、例外事象発
生信号11B が有効でパイプラインフラッシュ信号12が無
効の場合の３種類の状態それぞれにおいて待機状態とな
る。
A が有効で出力有効信号9Aが無効の場合、出力有効信号
9Bが有効で入力可能信号10B が無効の場合、例外事象発
生信号11B が有効でパイプラインフラッシュ信号12が無
効の場合の３種類の状態それぞれにおいて待機状態とな
る。
【００６８】Ａステージ3Cにおいては、入力可能信号10
B が有効で出力有効信号9Bが無効の場合、出力有効信号
9Cが有効で入力可能信号10C が無効の場合、外部アクセ
ス要求信号7Bが有効で外部アクセス要求受付信号8Bが無
効の場合、例外事象発生信号11C が有効でパイプライン
フラッシュ信号12が無効の場合、レジスタ参照信号13が
有効でレジスタコンフリクト信号14が有効の場合の５種
類の状態それぞれにおいて待機状態となる。
B が有効で出力有効信号9Bが無効の場合、出力有効信号
9Cが有効で入力可能信号10C が無効の場合、外部アクセ
ス要求信号7Bが有効で外部アクセス要求受付信号8Bが無
効の場合、例外事象発生信号11C が有効でパイプライン
フラッシュ信号12が無効の場合、レジスタ参照信号13が
有効でレジスタコンフリクト信号14が有効の場合の５種
類の状態それぞれにおいて待機状態となる。
【００６９】OFステージ3Dにおいては、入力可能信号10
C が有効で出力有効信号9Cが無効の場合、外部アクセス
要求信号7Cが有効で外部アクセス要求受付信号8Cが無効
の場合、出力有効信号9Dが有効で入力可能信号10D が無
効の場合、例外事象発生信号11D が有効でパイプライン
フラッシュ信号12が無効の場合の４種類の状態それぞれ
において待機状態となる。
C が有効で出力有効信号9Cが無効の場合、外部アクセス
要求信号7Cが有効で外部アクセス要求受付信号8Cが無効
の場合、出力有効信号9Dが有効で入力可能信号10D が無
効の場合、例外事象発生信号11D が有効でパイプライン
フラッシュ信号12が無効の場合の４種類の状態それぞれ
において待機状態となる。
【００７０】Ｅステージ3Eにおいては、入力可能信号10
D が有効で出力有効信号9Dが無効の場合、外部アクセス
要求信号7Dが有効で外部アクセス要求受付信号8Dが無効
の場合の２種類の状態それぞれにおいて待機状態とな
る。
D が有効で出力有効信号9Dが無効の場合、外部アクセス
要求信号7Dが有効で外部アクセス要求受付信号8Dが無効
の場合の２種類の状態それぞれにおいて待機状態とな
る。
【００７１】ところで、上述の各ステージ3A, 3B, 3C,
3D及び3Eが待機状態になる場合を別の観点、具体的には
信号を基準として分類すると以下の５種類に分類出来
る。
3D及び3Eが待機状態になる場合を別の観点、具体的には
信号を基準として分類すると以下の５種類に分類出来
る。
【００７２】第１の場合 出力有効信号9Aが有効で入力可能信号10A が無効の場
合、IFステージ3Aが待機状態になる。出力有効信号9Bが
有効で入力可能信号10B が無効の場合、Ｄステージ3Bが
待機状態になる。出力有効信号9Cが有効で入力可能信号
10C が無効の場合、Ａステージ3Cが待機状態になる。出
力有効信号9Dが有効で入力可能信号10D が無効の場合、
OFステージ3Dが待機状態になる。
合、IFステージ3Aが待機状態になる。出力有効信号9Bが
有効で入力可能信号10B が無効の場合、Ｄステージ3Bが
待機状態になる。出力有効信号9Cが有効で入力可能信号
10C が無効の場合、Ａステージ3Cが待機状態になる。出
力有効信号9Dが有効で入力可能信号10D が無効の場合、
OFステージ3Dが待機状態になる。
【００７３】第２の場合 入力可能信号10A が有効で出力有効信号9Aが無効の場
合、Ｄステージ3Bが待機状態になる。入力可能信号10B
が有効で出力有効信号9Bが無効の場合、Ａステージ3Cが
待機状態になる。入力可能信号10C が有効で出力有効信
号9Cが無効の場合、OFステージ3Dが待機状態になる。入
力可能信号10D が有効で出力有効信号9Dが無効の場合、
Ｅステージ3Eが待機状態になる。
合、Ｄステージ3Bが待機状態になる。入力可能信号10B
が有効で出力有効信号9Bが無効の場合、Ａステージ3Cが
待機状態になる。入力可能信号10C が有効で出力有効信
号9Cが無効の場合、OFステージ3Dが待機状態になる。入
力可能信号10D が有効で出力有効信号9Dが無効の場合、
Ｅステージ3Eが待機状態になる。
【００７４】第３の場合 外部アクセス要求信号7Aが有効で外部アクセス要求受付
信号8Aが無効の場合、IFステージ3Aが待機状態になる。
外部アクセス要求信号7Bが有効で外部アクセス要求受付
信号8Bが無効の場合、Ａステージ3Cが待機状態になる。
外部アクセス要求信号7Cが有効で外部アクセス要求受付
信号8Cが無効の場合、OFステージ3Dが待機状態になる。
外部アクセス要求信号7Dが有効で外部アクセス要求受付
信号8Dが無効の場合、Ｅステージ3Eが待機状態になる。
信号8Aが無効の場合、IFステージ3Aが待機状態になる。
外部アクセス要求信号7Bが有効で外部アクセス要求受付
信号8Bが無効の場合、Ａステージ3Cが待機状態になる。
外部アクセス要求信号7Cが有効で外部アクセス要求受付
信号8Cが無効の場合、OFステージ3Dが待機状態になる。
外部アクセス要求信号7Dが有効で外部アクセス要求受付
信号8Dが無効の場合、Ｅステージ3Eが待機状態になる。
【００７５】第４の場合 例外事象発生信号11A が有効でパイプラインフラッシュ
信号12が無効の場合、IFステージ3Aが待機状態になる。
例外事象発生信号11B が有効でパイプラインフラッシュ
信号12が無効の場合、Ｄステージ3Bが待機状態になる。
例外事象発生信号11C が有効でパイプラインフラッシュ
信号12が無効の場合、Ａステージ3Cが待機状態になる。
例外事象発生信号11D が有効でパイプラインフラッシュ
信号12が無効の場合、OFステージ3Dが待機状態になる。
信号12が無効の場合、IFステージ3Aが待機状態になる。
例外事象発生信号11B が有効でパイプラインフラッシュ
信号12が無効の場合、Ｄステージ3Bが待機状態になる。
例外事象発生信号11C が有効でパイプラインフラッシュ
信号12が無効の場合、Ａステージ3Cが待機状態になる。
例外事象発生信号11D が有効でパイプラインフラッシュ
信号12が無効の場合、OFステージ3Dが待機状態になる。
【００７６】第５の場合 レジスタ参照信号13が有効でレジスタコンフリクト信号
14が有効の場合、Ａステージ3Cが待機状態になる。
14が有効の場合、Ａステージ3Cが待機状態になる。
【００７７】本発明の中央演算処理装置においては、上
述の第１乃至第５の場合それぞれに以下に説明する第１
乃至第５の発明により対応する。
述の第１乃至第５の場合それぞれに以下に説明する第１
乃至第５の発明により対応する。
【００７８】まず、本発明の中央演算処理装置の第１の
発明について説明する。図１は本発明に係る中央演算処
理装置の第１の発明の一実施例の構成を示すブロック図
であり、前述の第１の場合に対応して各ステージ3A, 3
B, 3C及び3Dそれぞれが待機状態である場合にはクロッ
クに同期した動作を行なわないように構成している。な
お、この図１においては、前述の従来例の説明で参照し
た図６と同一の参照符号は同一又は相当部分を示してお
り、それらの構成及び動作については省略する。
発明について説明する。図１は本発明に係る中央演算処
理装置の第１の発明の一実施例の構成を示すブロック図
であり、前述の第１の場合に対応して各ステージ3A, 3
B, 3C及び3Dそれぞれが待機状態である場合にはクロッ
クに同期した動作を行なわないように構成している。な
お、この図１においては、前述の従来例の説明で参照し
た図６と同一の参照符号は同一又は相当部分を示してお
り、それらの構成及び動作については省略する。
【００７９】図１において、参照符号15A 乃至15D はク
ロックゲート手段としての論理ゲートを示している。論
理ゲート15A の出力信号16A はIFステージ3Aに、論理ゲ
ート15B の出力信号16B はＤステージ3Bに、論理ゲート
15C の出力信号16C はＡステージ3Cに、論理ゲート15D
の出力信号16D はOFステージ3Dに、それぞれ入力されて
いる。
ロックゲート手段としての論理ゲートを示している。論
理ゲート15A の出力信号16A はIFステージ3Aに、論理ゲ
ート15B の出力信号16B はＤステージ3Bに、論理ゲート
15C の出力信号16C はＡステージ3Cに、論理ゲート15D
の出力信号16D はOFステージ3Dに、それぞれ入力されて
いる。
【００８０】論理ゲート15A にはIFステージ3Aから出力
されてＤステージ3Bに入力される出力有効信号9A, Ｄス
テージ3Bから出力されてIFステージ3Aに入力される入力
可能信号10A 及びクロックCLK が、論理ゲート15B には
Ｄステージ3Bから出力されてＡステージ3Cに入力される
出力有効信号9B, Ａステージ3Cから出力されてＤステー
ジ3Bに入力される入力可能信号10B 及びクロックCLK
が、論理ゲート15C にはＡステージ3Cから出力されてOF
ステージ3Dに入力される出力有効信号9C, OFステージ3D
から出力されてＡステージ3Cに入力される入力可能信号
10C 及びクロックCLK が、論理ゲート15D にはOFステー
ジ3Dから出力されてＥステージ3Eに入力される出力有効
信号9D, Ｅステージ3Eから出力されてOFステージ3Dに入
力される入力可能信号10D 及びクロックCLK が、それぞ
れ入力される。
されてＤステージ3Bに入力される出力有効信号9A, Ｄス
テージ3Bから出力されてIFステージ3Aに入力される入力
可能信号10A 及びクロックCLK が、論理ゲート15B には
Ｄステージ3Bから出力されてＡステージ3Cに入力される
出力有効信号9B, Ａステージ3Cから出力されてＤステー
ジ3Bに入力される入力可能信号10B 及びクロックCLK
が、論理ゲート15C にはＡステージ3Cから出力されてOF
ステージ3Dに入力される出力有効信号9C, OFステージ3D
から出力されてＡステージ3Cに入力される入力可能信号
10C 及びクロックCLK が、論理ゲート15D にはOFステー
ジ3Dから出力されてＥステージ3Eに入力される出力有効
信号9D, Ｅステージ3Eから出力されてOFステージ3Dに入
力される入力可能信号10D 及びクロックCLK が、それぞ
れ入力される。
【００８１】各論理ゲート15A, 15B, 15C, 15Dは以下の
ような同一の構成を有する。論理ゲート15A(または15B,
15C, 15D)は、出力有効信号9A (または9B, 9C, 9D) が
入力されるインバータ11c(または12c, 13c, 14c)と、こ
のインバータ11c(または12c, 13c, 14c)の出力が一方の
入力端子に入力され、入力可能信号10A(または10A, 10
B, 10C, 10D) が他方の入力端子に入力されるORゲート1
1b(または12b,13b, 14b)と、このORゲート11b(または12
b, 13b, 14b)の出力が一方の入力端子に入力され、他方
の入力端子に信号線４を介してクロックCLK が入力され
る ANDゲート11a(または12a, 13a, 14a)とで構成されて
いる。そして、論理ゲート15A(または15B, 15C, 15D)の
ANDゲート11a(または12a, 13a, 14a)の出力がその論理
ゲート15A(または15B, 15C, 15D)の出力信号16A(または
16B, 16C, 16D)になっている。
ような同一の構成を有する。論理ゲート15A(または15B,
15C, 15D)は、出力有効信号9A (または9B, 9C, 9D) が
入力されるインバータ11c(または12c, 13c, 14c)と、こ
のインバータ11c(または12c, 13c, 14c)の出力が一方の
入力端子に入力され、入力可能信号10A(または10A, 10
B, 10C, 10D) が他方の入力端子に入力されるORゲート1
1b(または12b,13b, 14b)と、このORゲート11b(または12
b, 13b, 14b)の出力が一方の入力端子に入力され、他方
の入力端子に信号線４を介してクロックCLK が入力され
る ANDゲート11a(または12a, 13a, 14a)とで構成されて
いる。そして、論理ゲート15A(または15B, 15C, 15D)の
ANDゲート11a(または12a, 13a, 14a)の出力がその論理
ゲート15A(または15B, 15C, 15D)の出力信号16A(または
16B, 16C, 16D)になっている。
【００８２】次に、上述のような構成の本発明の中央演
算処理装置の第１の発明の動作について以下に説明す
る。但し、図１に示されている本発明の中央演算処理装
置の基本的な動作は前述の図６に示されている従来の中
央演算処理装置と何ら相違はないので、本発明の特徴と
する動作、即ち各ステージの待機状態における動作につ
いてのみ説明する。なお、以下の説明では各信号の値は
正論理とし、従って有効値は”１”であり、無効値は”
０”である。
算処理装置の第１の発明の動作について以下に説明す
る。但し、図１に示されている本発明の中央演算処理装
置の基本的な動作は前述の図６に示されている従来の中
央演算処理装置と何ら相違はないので、本発明の特徴と
する動作、即ち各ステージの待機状態における動作につ
いてのみ説明する。なお、以下の説明では各信号の値は
正論理とし、従って有効値は”１”であり、無効値は”
０”である。
【００８３】論理ゲート15A は出力有効信号9Aが”０”
または入力可能信号10A が”１”である場合にクロック
CLK をそのまま出力信号16A として出力する。具体的に
は、出力有効信号9Aが”０”であればインバータ11c の
出力が”１”になってORゲート11b の出力も”１”にな
り、これが ANDゲート11a の一方の入力端子に入力され
るため、 ANDゲート11a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16A として出力する。
または入力可能信号10A が”１”である場合にクロック
CLK をそのまま出力信号16A として出力する。具体的に
は、出力有効信号9Aが”０”であればインバータ11c の
出力が”１”になってORゲート11b の出力も”１”にな
り、これが ANDゲート11a の一方の入力端子に入力され
るため、 ANDゲート11a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16A として出力する。
【００８４】一方、論理ゲート15A は出力有効信号9A
が”１”であり且つ入力可能信号10Aが”０”である場
合には、出力信号16A として”０”を出力する。具体的
には、出力有効信号9Aが”１”であればインバータ11c
の出力が”０”になってORゲート11b の一方の入力端子
に入力される。このORゲート11b の他方の入力端子への
入力信号である入力可能信号10A は”０”であるので、
ORゲート11b の出力は”０”になる。これが ANDゲート
11a の一方の入力端子に入力されるため、 ANDゲート11
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16A として”０”
を出力する。
が”１”であり且つ入力可能信号10Aが”０”である場
合には、出力信号16A として”０”を出力する。具体的
には、出力有効信号9Aが”１”であればインバータ11c
の出力が”０”になってORゲート11b の一方の入力端子
に入力される。このORゲート11b の他方の入力端子への
入力信号である入力可能信号10A は”０”であるので、
ORゲート11b の出力は”０”になる。これが ANDゲート
11a の一方の入力端子に入力されるため、 ANDゲート11
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16A として”０”
を出力する。
【００８５】従って、出力有効信号9Aが無効であるか、
または入力可能信号10A が有効である場合には、クロッ
クCLK が論理ゲート15A をそのまま通過して出力信号16
A としてIFステージ3Aに供給される。また、出力有効信
号9Aが有効且つ入力可能信号10A が無効であるである場
合には、クロックCLK は論理ゲート15A を通過すること
が出来ない。換言すれば、IFステージ3AにはクロックCL
K は供給されない。
または入力可能信号10A が有効である場合には、クロッ
クCLK が論理ゲート15A をそのまま通過して出力信号16
A としてIFステージ3Aに供給される。また、出力有効信
号9Aが有効且つ入力可能信号10A が無効であるである場
合には、クロックCLK は論理ゲート15A を通過すること
が出来ない。換言すれば、IFステージ3AにはクロックCL
K は供給されない。
【００８６】出力有効信号9Aが有効且つ入力可能信号10
A が無効である場合には、前述の図６に示されている従
来例ではIFステージ3AはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはIFステージ3Aにはク
ロックCLK が供給されずに動作を停止する。このためIF
ステージ3Aは自身が待機状態である間は無駄な電力を消
費することがない。
A が無効である場合には、前述の図６に示されている従
来例ではIFステージ3AはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはIFステージ3Aにはク
ロックCLK が供給されずに動作を停止する。このためIF
ステージ3Aは自身が待機状態である間は無駄な電力を消
費することがない。
【００８７】論理ゲート15B は出力有効信号9Bが”０”
または入力可能信号10B が”１”である場合にクロック
CLK をそのまま出力信号16B として出力する。具体的に
は、出力有効信号9Bが”０”であればインバータ12c の
出力が”１”になってORゲート12b の出力も”１”にな
り、これが ANDゲート12a の一方の入力端子に入力され
るため、 ANDゲート12a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16B として出力する。
または入力可能信号10B が”１”である場合にクロック
CLK をそのまま出力信号16B として出力する。具体的に
は、出力有効信号9Bが”０”であればインバータ12c の
出力が”１”になってORゲート12b の出力も”１”にな
り、これが ANDゲート12a の一方の入力端子に入力され
るため、 ANDゲート12a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16B として出力する。
【００８８】一方、論理ゲート15B は出力有効信号9B
が”１”であり且つ入力可能信号10Bが”０”である場
合には、出力信号16B として”０”を出力する。具体的
には、出力有効信号9Bが”１”であればインバータ12c
の出力が”０”になってORゲート12b の一方の入力端子
に入力される。このORゲート12b の他方の入力端子への
入力信号である入力可能信号10B は”０”であるので、
ORゲート12b の出力は”０”になる。これが ANDゲート
12a の一方の入力端子に入力されるため、 ANDゲート12
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16B として”０”
を出力する。
が”１”であり且つ入力可能信号10Bが”０”である場
合には、出力信号16B として”０”を出力する。具体的
には、出力有効信号9Bが”１”であればインバータ12c
の出力が”０”になってORゲート12b の一方の入力端子
に入力される。このORゲート12b の他方の入力端子への
入力信号である入力可能信号10B は”０”であるので、
ORゲート12b の出力は”０”になる。これが ANDゲート
12a の一方の入力端子に入力されるため、 ANDゲート12
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16B として”０”
を出力する。
【００８９】従って、出力有効信号9Bが無効であるか、
または入力可能信号10B が有効である場合には、クロッ
クCLK が論理ゲート15B をそのまま通過して出力信号16
B としてＤステージ3Bに供給される。また、出力有効信
号9Bが有効且つ入力可能信号10B が無効であるである場
合には、クロックCLK は論理ゲート15B を通過すること
が出来ない。換言すれば、Ｄステージ3BにはクロックCL
K は供給されない。
または入力可能信号10B が有効である場合には、クロッ
クCLK が論理ゲート15B をそのまま通過して出力信号16
B としてＤステージ3Bに供給される。また、出力有効信
号9Bが有効且つ入力可能信号10B が無効であるである場
合には、クロックCLK は論理ゲート15B を通過すること
が出来ない。換言すれば、Ｄステージ3BにはクロックCL
K は供給されない。
【００９０】出力有効信号9Bが有効且つ入力可能信号10
B が無効である場合には、前述の図６に示されている従
来例ではＤステージ3BはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはＤステージ3Bにはク
ロックCLK が供給されずに動作を停止する。このためＤ
ステージ3Bは自身が待機状態である間は無駄な電力を消
費することがない。
B が無効である場合には、前述の図６に示されている従
来例ではＤステージ3BはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはＤステージ3Bにはク
ロックCLK が供給されずに動作を停止する。このためＤ
ステージ3Bは自身が待機状態である間は無駄な電力を消
費することがない。
【００９１】論理ゲート15C は出力有効信号9Cが”０”
または入力可能信号10C が”１”である場合にクロック
CLK をそのまま出力信号16C として出力する。具体的に
は、出力有効信号9Cが”０”であればインバータ13c の
出力が”１”になってORゲート13b の出力も”１”にな
り、これが ANDゲート13a の一方の入力端子に入力され
るため、 ANDゲート13a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16C として出力する。
または入力可能信号10C が”１”である場合にクロック
CLK をそのまま出力信号16C として出力する。具体的に
は、出力有効信号9Cが”０”であればインバータ13c の
出力が”１”になってORゲート13b の出力も”１”にな
り、これが ANDゲート13a の一方の入力端子に入力され
るため、 ANDゲート13a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16C として出力する。
【００９２】一方、論理ゲート15C は出力有効信号9C
が”１”であり且つ入力可能信号10Cが”０”である場
合には、出力信号16C として”０”を出力する。具体的
には、出力有効信号9Cが”１”であればインバータ13c
の出力が”０”になってORゲート13b の一方の入力端子
に入力される。このORゲート13b の他方の入力端子への
入力信号である入力可能信号10C は”０”であるので、
ORゲート13b の出力は”０”になる。これが ANDゲート
13a の一方の入力端子に入力されるため、 ANDゲート13
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16C として”０”
を出力する。
が”１”であり且つ入力可能信号10Cが”０”である場
合には、出力信号16C として”０”を出力する。具体的
には、出力有効信号9Cが”１”であればインバータ13c
の出力が”０”になってORゲート13b の一方の入力端子
に入力される。このORゲート13b の他方の入力端子への
入力信号である入力可能信号10C は”０”であるので、
ORゲート13b の出力は”０”になる。これが ANDゲート
13a の一方の入力端子に入力されるため、 ANDゲート13
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16C として”０”
を出力する。
【００９３】従って、出力有効信号9Cが無効であるか、
または入力可能信号10C が有効である場合には、クロッ
クCLK が論理ゲート15C をそのまま通過して出力信号16
C としてＡステージ3Cに供給される。また、出力有効信
号9Cが有効且つ入力可能信号10C が無効であるである場
合には、クロックCLK は論理ゲート15C を通過すること
が出来ない。換言すれば、Ａステージ3CにはクロックCL
K は供給されない。
または入力可能信号10C が有効である場合には、クロッ
クCLK が論理ゲート15C をそのまま通過して出力信号16
C としてＡステージ3Cに供給される。また、出力有効信
号9Cが有効且つ入力可能信号10C が無効であるである場
合には、クロックCLK は論理ゲート15C を通過すること
が出来ない。換言すれば、Ａステージ3CにはクロックCL
K は供給されない。
【００９４】出力有効信号9Cが有効且つ入力可能信号10
C が無効である場合には、前述の図６に示されている従
来例ではＡステージ3CはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはＡステージ3Cにはク
ロックCLK が供給されずに動作を停止する。このためＡ
ステージ3Cは自身が待機状態である間は無駄な電力を消
費することがない。
C が無効である場合には、前述の図６に示されている従
来例ではＡステージ3CはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはＡステージ3Cにはク
ロックCLK が供給されずに動作を停止する。このためＡ
ステージ3Cは自身が待機状態である間は無駄な電力を消
費することがない。
【００９５】論理ゲート15D は出力有効信号9Dが”０”
または入力可能信号10D が”１”である場合にクロック
CLK をそのまま出力信号16D として出力する。具体的に
は、出力有効信号9Dが”０”であればインバータ14c の
出力が”１”になってORゲート14b の出力も”１”にな
り、これが ANDゲート14a の一方の入力端子に入力され
るため、 ANDゲート14a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16D として出力する。
または入力可能信号10D が”１”である場合にクロック
CLK をそのまま出力信号16D として出力する。具体的に
は、出力有効信号9Dが”０”であればインバータ14c の
出力が”１”になってORゲート14b の出力も”１”にな
り、これが ANDゲート14a の一方の入力端子に入力され
るため、 ANDゲート14a はその他方の入力端子に信号線
４を介して入力されるクロックCLK をそのまま出力信号
16D として出力する。
【００９６】一方、論理ゲート15D は出力有効信号9D
が”１”であり且つ入力可能信号10Dが”０”である場
合には、出力信号16D として”０”を出力する。具体的
には、出力有効信号9Dが”１”であればインバータ14c
の出力が”０”になってORゲート14b の一方の入力端子
に入力される。このORゲート14b の他方の入力端子への
入力信号である入力可能信号10D は”０”であるので、
ORゲート14b の出力は”０”になる。これが ANDゲート
14a の一方の入力端子に入力されるため、 ANDゲート14
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16D として”０”
を出力する。
が”１”であり且つ入力可能信号10Dが”０”である場
合には、出力信号16D として”０”を出力する。具体的
には、出力有効信号9Dが”１”であればインバータ14c
の出力が”０”になってORゲート14b の一方の入力端子
に入力される。このORゲート14b の他方の入力端子への
入力信号である入力可能信号10D は”０”であるので、
ORゲート14b の出力は”０”になる。これが ANDゲート
14a の一方の入力端子に入力されるため、 ANDゲート14
a はその他方の入力端子に信号線４を介して入力された
るロックCLK には拘わらず、出力信号16D として”０”
を出力する。
【００９７】従って、出力有効信号9Dが無効であるか、
または入力可能信号10D が有効である場合には、クロッ
クCLK が論理ゲート15D をそのまま通過して出力信号16
D としてOFステージ3Dに供給される。また、出力有効信
号9Dが有効且つ入力可能信号10D が無効であるである場
合には、クロックCLK は論理ゲート15D を通過すること
が出来ない。換言すれば、OFステージ3DにはクロックCL
K は供給されない。
または入力可能信号10D が有効である場合には、クロッ
クCLK が論理ゲート15D をそのまま通過して出力信号16
D としてOFステージ3Dに供給される。また、出力有効信
号9Dが有効且つ入力可能信号10D が無効であるである場
合には、クロックCLK は論理ゲート15D を通過すること
が出来ない。換言すれば、OFステージ3DにはクロックCL
K は供給されない。
【００９８】出力有効信号9Dが有効且つ入力可能信号10
D が無効である場合には、前述の図６に示されている従
来例ではOFステージ3DはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはOFステージ3Dにはク
ロックCLK が供給されずに動作を停止する。このためOF
ステージ3Dは自身が待機状態である間は無駄な電力を消
費することがない。
D が無効である場合には、前述の図６に示されている従
来例ではOFステージ3DはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第１の
発明ではそのような状態においてはOFステージ3Dにはク
ロックCLK が供給されずに動作を停止する。このためOF
ステージ3Dは自身が待機状態である間は無駄な電力を消
費することがない。
【００９９】次に本発明の中央演算処理装置の第２の発
明について説明する。図２は本発明に係る中央演算処理
装置の第２の発明の一実施例の構成を示すブロック図で
あり、前述の第２の場合に対応して各ステージ3B, 3C,
3D及び3Eそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図２においては、前述の従来例及び第１の発明の実
施例の説明で参照した図６及び図１と同一の参照符号は
同一又は相当部分を示している。また、この第２の発明
では、図１に示されている第１の発明の実施例と共通の
構成及び動作については説明を省略する。
明について説明する。図２は本発明に係る中央演算処理
装置の第２の発明の一実施例の構成を示すブロック図で
あり、前述の第２の場合に対応して各ステージ3B, 3C,
3D及び3Eそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図２においては、前述の従来例及び第１の発明の実
施例の説明で参照した図６及び図１と同一の参照符号は
同一又は相当部分を示している。また、この第２の発明
では、図１に示されている第１の発明の実施例と共通の
構成及び動作については説明を省略する。
【０１００】図２において、参照符号17A 乃至17D はク
ロックゲート手段としての論理ゲートを示している。論
理ゲート17A の出力信号18A はＤステージ3Bに、論理ゲ
ート17B の出力信号18B はＡステージ3Cに、論理ゲート
17C の出力信号18C はOFステージ3Dに、論理ゲート17D
の出力信号18D はＥステージ3Eに、それぞれ入力されて
いる。
ロックゲート手段としての論理ゲートを示している。論
理ゲート17A の出力信号18A はＤステージ3Bに、論理ゲ
ート17B の出力信号18B はＡステージ3Cに、論理ゲート
17C の出力信号18C はOFステージ3Dに、論理ゲート17D
の出力信号18D はＥステージ3Eに、それぞれ入力されて
いる。
【０１０１】論理ゲート17A にはIFステージ3Aから出力
されるてＤステージ3Bに入力される出力有効信号9A, Ｄ
ステージ3Bから出力されてIFステージ3Aに入力される入
力可能信号10A 及びクロックCLK が、論理ゲート17B に
はＤステージ3Bから出力されてＡステージ3Cに入力され
る出力有効信号9B, Ａステージ3Cから出力されてＤステ
ージ3Bに入力される入力可能信号10B 及びクロックCLK
が、論理ゲート17C にはＡステージ3Cから出力されてOF
ステージ3Dに入力される出力有効信号9C, OFステージ3D
から出力されてＡステージ3Cに入力される入力可能信号
10C 及びクロックCLK が、論理ゲート17D にはOFステー
ジ3Dから出力されてＥステージ3Eに入力される出力有効
信号9D, Ｅステージ3Eから出力されてOFステージ3Dに入
力される入力可能信号10D 及びクロックCLK が、それぞ
れ入力される。
されるてＤステージ3Bに入力される出力有効信号9A, Ｄ
ステージ3Bから出力されてIFステージ3Aに入力される入
力可能信号10A 及びクロックCLK が、論理ゲート17B に
はＤステージ3Bから出力されてＡステージ3Cに入力され
る出力有効信号9B, Ａステージ3Cから出力されてＤステ
ージ3Bに入力される入力可能信号10B 及びクロックCLK
が、論理ゲート17C にはＡステージ3Cから出力されてOF
ステージ3Dに入力される出力有効信号9C, OFステージ3D
から出力されてＡステージ3Cに入力される入力可能信号
10C 及びクロックCLK が、論理ゲート17D にはOFステー
ジ3Dから出力されてＥステージ3Eに入力される出力有効
信号9D, Ｅステージ3Eから出力されてOFステージ3Dに入
力される入力可能信号10D 及びクロックCLK が、それぞ
れ入力される。
【０１０２】各論理ゲート17A, 17B, 17C, 17Dは以下の
ような同一の構成を有する。論理ゲート17A(または17B,
17C, 17D)は、入力可能信号10A(または10B, 10C,10D)
が入力されるインバータ21c(または22c, 23c, 24c)と、
このインバータ21c(または22c, 23c, 24c)の出力が一方
の入力端子に入力され、出力有効信号9A (または9A, 9
B, 9C, 9D) が他方の入力端子に入力されるORゲート21b
(または22b, 23b, 24b)と、このORゲート21b(または22
b, 23b, 24b)の出力が一方の入力端子に入力され、他方
の入力端子に信号線４を介してクロックCLK が入力され
る ANDゲート21a(または22a, 23a, 24a)とで構成されて
いる。そして、論理ゲート17A(または17B, 17C, 17D)の
ANDゲート21a(または22a, 23a, 24a)の出力がその論理
ゲート17A(または17B, 17C, 17D)の出力信号18A(または
18B, 18C, 18D)になっている。
ような同一の構成を有する。論理ゲート17A(または17B,
17C, 17D)は、入力可能信号10A(または10B, 10C,10D)
が入力されるインバータ21c(または22c, 23c, 24c)と、
このインバータ21c(または22c, 23c, 24c)の出力が一方
の入力端子に入力され、出力有効信号9A (または9A, 9
B, 9C, 9D) が他方の入力端子に入力されるORゲート21b
(または22b, 23b, 24b)と、このORゲート21b(または22
b, 23b, 24b)の出力が一方の入力端子に入力され、他方
の入力端子に信号線４を介してクロックCLK が入力され
る ANDゲート21a(または22a, 23a, 24a)とで構成されて
いる。そして、論理ゲート17A(または17B, 17C, 17D)の
ANDゲート21a(または22a, 23a, 24a)の出力がその論理
ゲート17A(または17B, 17C, 17D)の出力信号18A(または
18B, 18C, 18D)になっている。
【０１０３】次に、上述のような構成の本発明の中央演
算処理装置の第２の発明の動作について以下に説明す
る。但し、図２に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１に示されている第１の発
明の中央演算処理装置と何ら相違はないので、本発明の
特徴とする動作、即ち各ステージの待機状態における動
作についてのみ説明する。なお、以下の説明では各信号
の値は正論理とし、従って有効値は”１”であり、無効
値は”０”である。
算処理装置の第２の発明の動作について以下に説明す
る。但し、図２に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１に示されている第１の発
明の中央演算処理装置と何ら相違はないので、本発明の
特徴とする動作、即ち各ステージの待機状態における動
作についてのみ説明する。なお、以下の説明では各信号
の値は正論理とし、従って有効値は”１”であり、無効
値は”０”である。
【０１０４】論理ゲート17A は入力可能信号10A が”
０”または出力有効信号9Aが”１”である場合にクロッ
クCLK をそのまま出力信号18A として出力する。具体的
には、入力可能信号10A が”０”であればインバータ21
c の出力が”１”になってORゲート21b の出力も”１”
になり、これが ANDゲート21a の一方の入力端子に入力
されるため、 ANDゲート21a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18A として出力する。
０”または出力有効信号9Aが”１”である場合にクロッ
クCLK をそのまま出力信号18A として出力する。具体的
には、入力可能信号10A が”０”であればインバータ21
c の出力が”１”になってORゲート21b の出力も”１”
になり、これが ANDゲート21a の一方の入力端子に入力
されるため、 ANDゲート21a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18A として出力する。
【０１０５】一方、論理ゲート17A は入力可能信号10A
が”１”であり且つ出力有効信号9Aが”０”である場合
には、出力信号18A として”０”を出力する。具体的に
は、入力可能信号10A が”１”であればインバータ21c
の出力が”０”になってORゲート21b の一方の入力端子
に入力される。このORゲート21b の他方の入力端子への
入力信号である出力有効信号9Aは”０”であるので、OR
ゲート21b の出力は”０”になる。これが ANDゲート21
a の一方の入力端子に入力されるため、 ANDゲート21a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18A として”０”を出力する。
が”１”であり且つ出力有効信号9Aが”０”である場合
には、出力信号18A として”０”を出力する。具体的に
は、入力可能信号10A が”１”であればインバータ21c
の出力が”０”になってORゲート21b の一方の入力端子
に入力される。このORゲート21b の他方の入力端子への
入力信号である出力有効信号9Aは”０”であるので、OR
ゲート21b の出力は”０”になる。これが ANDゲート21
a の一方の入力端子に入力されるため、 ANDゲート21a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18A として”０”を出力する。
【０１０６】従って、入力可能信号10A が無効である
か、または出力有効信号9Aが有効である場合には、クロ
ックCLK が論理ゲート17A をそのまま通過して出力信号
18A としてＤステージ3Bに供給される。また、入力可能
信号10A が有効且つ出力有効信号9Aが無効であるである
場合には、クロックCLK は論理ゲート17A を通過するこ
とが出来ない。換言すれば、Ｄステージ3Bにはクロック
CLK は供給されない。
か、または出力有効信号9Aが有効である場合には、クロ
ックCLK が論理ゲート17A をそのまま通過して出力信号
18A としてＤステージ3Bに供給される。また、入力可能
信号10A が有効且つ出力有効信号9Aが無効であるである
場合には、クロックCLK は論理ゲート17A を通過するこ
とが出来ない。換言すれば、Ｄステージ3Bにはクロック
CLK は供給されない。
【０１０７】入力可能信号10A が有効且つ出力有効信号
9Aが無効である場合には、前述の図６に示されている従
来例ではＤステージ3BはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＤステージ3Bにはク
ロックCLK が供給されずに動作を停止する。このためＤ
ステージ3Bは自身が待機状態である間は無駄な電力を消
費することがない。
9Aが無効である場合には、前述の図６に示されている従
来例ではＤステージ3BはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＤステージ3Bにはク
ロックCLK が供給されずに動作を停止する。このためＤ
ステージ3Bは自身が待機状態である間は無駄な電力を消
費することがない。
【０１０８】論理ゲート17B は入力可能信号10B が”
０”または出力有効信号9Bが”１”である場合にクロッ
クCLK をそのまま出力信号18B として出力する。具体的
には、入力可能信号10B が”０”であればインバータ22
c の出力が”１”になってORゲート22b の出力も”１”
になり、これが ANDゲート22a の一方の入力端子に入力
されるため、 ANDゲート22a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18B として出力する。
０”または出力有効信号9Bが”１”である場合にクロッ
クCLK をそのまま出力信号18B として出力する。具体的
には、入力可能信号10B が”０”であればインバータ22
c の出力が”１”になってORゲート22b の出力も”１”
になり、これが ANDゲート22a の一方の入力端子に入力
されるため、 ANDゲート22a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18B として出力する。
【０１０９】一方、論理ゲート17B は入力可能信号10B
が”１”であり且つ出力有効信号9Bが”０”である場合
には、出力信号18B として”０”を出力する。具体的に
は、入力可能信号10B が”１”であればインバータ22c
の出力が”０”になってORゲート22b の一方の入力端子
に入力される。このORゲート22b の他方の入力端子への
入力信号である出力有効信号9Bは”０”であるので、OR
ゲート22b の出力は”０”になる。これが ANDゲート22
a の一方の入力端子に入力されるため、 ANDゲート22a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18B として”０”を出力する。
が”１”であり且つ出力有効信号9Bが”０”である場合
には、出力信号18B として”０”を出力する。具体的に
は、入力可能信号10B が”１”であればインバータ22c
の出力が”０”になってORゲート22b の一方の入力端子
に入力される。このORゲート22b の他方の入力端子への
入力信号である出力有効信号9Bは”０”であるので、OR
ゲート22b の出力は”０”になる。これが ANDゲート22
a の一方の入力端子に入力されるため、 ANDゲート22a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18B として”０”を出力する。
【０１１０】従って、入力可能信号10B が無効である
か、または出力有効信号9Bが有効である場合には、クロ
ックCLK が論理ゲート17B をそのまま通過して出力信号
18B としてＡステージ3Cに供給される。また、入力可能
信号10B が有効且つ出力有効信号9Bが無効であるである
場合には、クロックCLK は論理ゲート17B を通過するこ
とが出来ない。換言すれば、Ａステージ3Cにはクロック
CLK は供給されない。
か、または出力有効信号9Bが有効である場合には、クロ
ックCLK が論理ゲート17B をそのまま通過して出力信号
18B としてＡステージ3Cに供給される。また、入力可能
信号10B が有効且つ出力有効信号9Bが無効であるである
場合には、クロックCLK は論理ゲート17B を通過するこ
とが出来ない。換言すれば、Ａステージ3Cにはクロック
CLK は供給されない。
【０１１１】入力可能信号10B が有効且つ出力有効信号
9Bが無効である場合には、前述の図６に示されている従
来例ではＡステージ3CはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＡステージ3Cにはク
ロックCLK が供給されずに動作を停止する。このためＡ
ステージ3Cは自身が待機状態である間は無駄な電力を消
費することがない。
9Bが無効である場合には、前述の図６に示されている従
来例ではＡステージ3CはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＡステージ3Cにはク
ロックCLK が供給されずに動作を停止する。このためＡ
ステージ3Cは自身が待機状態である間は無駄な電力を消
費することがない。
【０１１２】論理ゲート17C は入力可能信号10C が”
０”または出力有効信号9Cが”１”である場合にクロッ
クCLK をそのまま出力信号18C として出力する。具体的
には、入力可能信号10C が”０”であればインバータ23
c の出力が”１”になってORゲート23b の出力も”１”
になり、これが ANDゲート23a の一方の入力端子に入力
されるため、 ANDゲート23a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18C として出力する。
０”または出力有効信号9Cが”１”である場合にクロッ
クCLK をそのまま出力信号18C として出力する。具体的
には、入力可能信号10C が”０”であればインバータ23
c の出力が”１”になってORゲート23b の出力も”１”
になり、これが ANDゲート23a の一方の入力端子に入力
されるため、 ANDゲート23a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18C として出力する。
【０１１３】一方、論理ゲート17C は入力可能信号10C
が”１”であり且つ出力有効信号9Cが”０”である場合
には、出力信号18C として”０”を出力する。具体的に
は、入力可能信号10C が”１”であればインバータ23c
の出力が”０”になってORゲート23b の一方の入力端子
に入力される。このORゲート23b の他方の入力端子への
入力信号である出力有効信号9Cは”０”であるので、OR
ゲート23b の出力は”０”になる。これが ANDゲート23
a の一方の入力端子に入力されるため、 ANDゲート23a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18C として”０”を出力する。
が”１”であり且つ出力有効信号9Cが”０”である場合
には、出力信号18C として”０”を出力する。具体的に
は、入力可能信号10C が”１”であればインバータ23c
の出力が”０”になってORゲート23b の一方の入力端子
に入力される。このORゲート23b の他方の入力端子への
入力信号である出力有効信号9Cは”０”であるので、OR
ゲート23b の出力は”０”になる。これが ANDゲート23
a の一方の入力端子に入力されるため、 ANDゲート23a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18C として”０”を出力する。
【０１１４】従って、入力可能信号10C が無効である
か、または出力有効信号9Cが有効である場合には、クロ
ックCLK が論理ゲート17C をそのまま通過して出力信号
18C としてOFステージ3Dに供給される。また、入力可能
信号10C が有効且つ出力有効信号9Cが無効であるである
場合には、クロックCLK は論理ゲート17C を通過するこ
とが出来ない。換言すれば、OFステージ3Dにはクロック
CLK は供給されない。
か、または出力有効信号9Cが有効である場合には、クロ
ックCLK が論理ゲート17C をそのまま通過して出力信号
18C としてOFステージ3Dに供給される。また、入力可能
信号10C が有効且つ出力有効信号9Cが無効であるである
場合には、クロックCLK は論理ゲート17C を通過するこ
とが出来ない。換言すれば、OFステージ3Dにはクロック
CLK は供給されない。
【０１１５】入力可能信号10C が有効且つ出力有効信号
9Cが無効である場合には、前述の図６に示されている従
来例ではOFステージ3DはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはOFステージ3Dにはク
ロックCLK が供給されずに動作を停止する。このためOF
ステージ3Dは自身が待機状態である間は無駄な電力を消
費することがない。
9Cが無効である場合には、前述の図６に示されている従
来例ではOFステージ3DはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはOFステージ3Dにはク
ロックCLK が供給されずに動作を停止する。このためOF
ステージ3Dは自身が待機状態である間は無駄な電力を消
費することがない。
【０１１６】論理ゲート17D は入力可能信号10D が”
０”または出力有効信号9Dが”１”である場合にクロッ
クCLK をそのまま出力信号18D として出力する。具体的
には、入力可能信号10D が”０”であればインバータ24
c の出力が”１”になってORゲート24b の出力も”１”
になり、これが ANDゲート24a の一方の入力端子に入力
されるため、 ANDゲート24a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18D として出力する。
０”または出力有効信号9Dが”１”である場合にクロッ
クCLK をそのまま出力信号18D として出力する。具体的
には、入力可能信号10D が”０”であればインバータ24
c の出力が”１”になってORゲート24b の出力も”１”
になり、これが ANDゲート24a の一方の入力端子に入力
されるため、 ANDゲート24a はその他方の入力端子に信
号線４を介して入力されるクロックCLK をそのまま出力
信号18D として出力する。
【０１１７】一方、論理ゲート17D は入力可能信号10D
が”１”であり且つ出力有効信号9Dが”０”である場合
には、出力信号18D として”０”を出力する。具体的に
は、入力可能信号10D が”１”であればインバータ24c
の出力が”０”になってORゲート24b の一方の入力端子
に入力される。このORゲート24b の他方の入力端子への
入力信号である出力有効信号9Dは”０”であるので、OR
ゲート24b の出力は”０”になる。これが ANDゲート24
a の一方の入力端子に入力されるため、 ANDゲート24a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18D として”０”を出力する。
が”１”であり且つ出力有効信号9Dが”０”である場合
には、出力信号18D として”０”を出力する。具体的に
は、入力可能信号10D が”１”であればインバータ24c
の出力が”０”になってORゲート24b の一方の入力端子
に入力される。このORゲート24b の他方の入力端子への
入力信号である出力有効信号9Dは”０”であるので、OR
ゲート24b の出力は”０”になる。これが ANDゲート24
a の一方の入力端子に入力されるため、 ANDゲート24a
はその他方の入力端子に入力されたクロックCLK には拘
わらず、出力信号18D として”０”を出力する。
【０１１８】従って、入力可能信号10D が無効である
か、または出力有効信号9Dが有効である場合には、クロ
ックCLK が論理ゲート17D をそのまま通過して出力信号
18D としてＥステージ3Eに供給される。また、入力可能
信号10D が有効且つ出力有効信号9Dが無効であるである
場合には、クロックCLK は論理ゲート17D を通過するこ
とが出来ない。換言すれば、Ｅステージ3Eにはクロック
CLK は供給されない。
か、または出力有効信号9Dが有効である場合には、クロ
ックCLK が論理ゲート17D をそのまま通過して出力信号
18D としてＥステージ3Eに供給される。また、入力可能
信号10D が有効且つ出力有効信号9Dが無効であるである
場合には、クロックCLK は論理ゲート17D を通過するこ
とが出来ない。換言すれば、Ｅステージ3Eにはクロック
CLK は供給されない。
【０１１９】入力可能信号10D が有効且つ出力有効信号
9Dが無効である場合には、前述の図６に示されている従
来例ではＥステージ3EはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＥステージ3Eにはク
ロックCLK が供給されずに動作を停止する。このためＥ
ステージ3Eは自身が待機状態である間は無駄な電力を消
費することがない。
9Dが無効である場合には、前述の図６に示されている従
来例ではＥステージ3EはクロックCLK の各周期において
状態遷移を伴わない待機状態になっていたが、本第２の
発明ではそのような状態においてはＥステージ3Eにはク
ロックCLK が供給されずに動作を停止する。このためＥ
ステージ3Eは自身が待機状態である間は無駄な電力を消
費することがない。
【０１２０】次に本発明の中央演算処理装置の第３の発
明について説明する。図３は本発明に係る中央演算処理
装置の第３の発明の一実施例の構成を示すブロック図で
あり、前述の第３の場合に対応して各ステージ3A, 3C,
3D及び3Eそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図３においては、前述の従来例, 第１及び第２の発
明の実施例の説明で参照した図６, 図１及び図２と同一
の参照符号は同一又は相当部分を示している。また、こ
の第３の発明では、図１及び図２に示されている第１及
び第２の発明の実施例と共通の構成及び動作については
説明を省略する。
明について説明する。図３は本発明に係る中央演算処理
装置の第３の発明の一実施例の構成を示すブロック図で
あり、前述の第３の場合に対応して各ステージ3A, 3C,
3D及び3Eそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図３においては、前述の従来例, 第１及び第２の発
明の実施例の説明で参照した図６, 図１及び図２と同一
の参照符号は同一又は相当部分を示している。また、こ
の第３の発明では、図１及び図２に示されている第１及
び第２の発明の実施例と共通の構成及び動作については
説明を省略する。
【０１２１】図３において、参照符号19A 乃至19D はク
ロックゲート手段としての論理ゲートを示している。論
理ゲート19A の出力信号20A はIFステージ3Aに、論理ゲ
ート19B の出力信号20B はＡステージ3Cに、論理ゲート
19C の出力信号20C はOFステージ3Dに、論理ゲート19D
の出力信号20D はＥステージ3Eに、それぞれ入力されて
いる。
ロックゲート手段としての論理ゲートを示している。論
理ゲート19A の出力信号20A はIFステージ3Aに、論理ゲ
ート19B の出力信号20B はＡステージ3Cに、論理ゲート
19C の出力信号20C はOFステージ3Dに、論理ゲート19D
の出力信号20D はＥステージ3Eに、それぞれ入力されて
いる。
【０１２２】論理ゲート19A にはIFステージ3Aから出力
されて I/F部２に入力される外部アクセス要求信号7A,I
/F部２から出力されてIFステージ3Aに入力される外部ア
クセス要求受付信号8A及びクロックCLK が、論理ゲート
19B にはＡステージ3Cから出力されて I/F部２に入力さ
れる外部アクセス要求信号7B,I/F部２から出力されてＡ
ステージ3Cに入力される外部アクセス要求受付信号8B及
びクロックCLK が、論理ゲート19C にはOFステージ3Dか
ら出力されて I/F部２に入力される外部アクセス要求信
号7C,I/F部２から出力されてOFステージ3Dに入力される
外部アクセス要求受付信号8C及びクロックCLK が、論理
ゲート19D にはＥステージ3Eから出力されて I/F部２に
入力される外部アクセス要求信号7D,I/F部２から出力さ
れてＥステージ3Eに入力される外部アクセス要求受付信
号8D及びクロックCLK が、それぞれ入力される。
されて I/F部２に入力される外部アクセス要求信号7A,I
/F部２から出力されてIFステージ3Aに入力される外部ア
クセス要求受付信号8A及びクロックCLK が、論理ゲート
19B にはＡステージ3Cから出力されて I/F部２に入力さ
れる外部アクセス要求信号7B,I/F部２から出力されてＡ
ステージ3Cに入力される外部アクセス要求受付信号8B及
びクロックCLK が、論理ゲート19C にはOFステージ3Dか
ら出力されて I/F部２に入力される外部アクセス要求信
号7C,I/F部２から出力されてOFステージ3Dに入力される
外部アクセス要求受付信号8C及びクロックCLK が、論理
ゲート19D にはＥステージ3Eから出力されて I/F部２に
入力される外部アクセス要求信号7D,I/F部２から出力さ
れてＥステージ3Eに入力される外部アクセス要求受付信
号8D及びクロックCLK が、それぞれ入力される。
【０１２３】各論理ゲート19A, 19B, 19C, 19Dは以下の
ような同一の構成を有する。論理ゲート19A(または19B,
19C, 19D)は、外部アクセス要求信号7A (または7B, 7
C, 7D) が入力されるインバータ31c(または32c, 33c, 3
4c)と、このインバータ31c(または32c, 33c, 34c)の出
力が一方の入力端子に入力され、外部アクセス要求受付
信号8A (または8A, 8B, 8C, 8D) が他方の入力端子に入
力されるORゲート31b(または32b, 33b, 34b)と、このOR
ゲート31b(または32b, 33b, 34b)の出力が一方の入力端
子に入力され、他方の入力端子に信号線４を介してクロ
ックCLKが入力される ANDゲート31a(または32a, 33a, 3
4a)とで構成されている。そして、論理ゲート19A(また
は19B, 19C, 19D)の ANDゲート31a(または32a, 33a, 34
a)の出力がその論理ゲート19A(または19B, 19C, 19D)の
出力信号20A(または20B, 20C, 20D)になっている。
ような同一の構成を有する。論理ゲート19A(または19B,
19C, 19D)は、外部アクセス要求信号7A (または7B, 7
C, 7D) が入力されるインバータ31c(または32c, 33c, 3
4c)と、このインバータ31c(または32c, 33c, 34c)の出
力が一方の入力端子に入力され、外部アクセス要求受付
信号8A (または8A, 8B, 8C, 8D) が他方の入力端子に入
力されるORゲート31b(または32b, 33b, 34b)と、このOR
ゲート31b(または32b, 33b, 34b)の出力が一方の入力端
子に入力され、他方の入力端子に信号線４を介してクロ
ックCLKが入力される ANDゲート31a(または32a, 33a, 3
4a)とで構成されている。そして、論理ゲート19A(また
は19B, 19C, 19D)の ANDゲート31a(または32a, 33a, 34
a)の出力がその論理ゲート19A(または19B, 19C, 19D)の
出力信号20A(または20B, 20C, 20D)になっている。
【０１２４】次に、上述のような構成の本発明の中央演
算処理装置の第３の発明の動作について以下に説明す
る。但し、図３に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１及び図２に示されている
第１及び第２の発明の中央演算処理装置と何ら相違はな
いので、本発明の特徴とする動作、即ち各ステージの待
機状態における動作についてのみ説明する。なお、以下
の説明では各信号の値は正論理とし、従って有効値は”
１”であり、無効値は”０”である。
算処理装置の第３の発明の動作について以下に説明す
る。但し、図３に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１及び図２に示されている
第１及び第２の発明の中央演算処理装置と何ら相違はな
いので、本発明の特徴とする動作、即ち各ステージの待
機状態における動作についてのみ説明する。なお、以下
の説明では各信号の値は正論理とし、従って有効値は”
１”であり、無効値は”０”である。
【０１２５】論理ゲート19A は外部アクセス要求信号7A
が”０”または外部アクセス要求受付信号8Aが”１”で
ある場合にクロックCLK をそのまま出力信号20A として
出力する。具体的には、外部アクセス要求信号7Aが”
０”であればインバータ31c の出力が”１”になってOR
ゲート31b の出力も”１”になり、これが ANDゲート31
a の一方の入力端子に入力されるため、 ANDゲート31a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20A として出力する。
が”０”または外部アクセス要求受付信号8Aが”１”で
ある場合にクロックCLK をそのまま出力信号20A として
出力する。具体的には、外部アクセス要求信号7Aが”
０”であればインバータ31c の出力が”１”になってOR
ゲート31b の出力も”１”になり、これが ANDゲート31
a の一方の入力端子に入力されるため、 ANDゲート31a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20A として出力する。
【０１２６】一方、論理ゲート19A は外部アクセス要求
信号7Aが”１”であり且つ外部アクセス要求受付信号8A
が”０”である場合には、出力信号20A として”０”を
出力する。具体的には、外部アクセス要求信号7Aが”
１”であればインバータ31c の出力が”０”になってOR
ゲート31b の一方の入力端子に入力される。このORゲー
ト31b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Aは”０”であるので、ORゲート31b の
出力は”０”になる。これが ANDゲート31a の一方の入
力端子に入力されるため、 ANDゲート31a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20A として”０”を出力する。
信号7Aが”１”であり且つ外部アクセス要求受付信号8A
が”０”である場合には、出力信号20A として”０”を
出力する。具体的には、外部アクセス要求信号7Aが”
１”であればインバータ31c の出力が”０”になってOR
ゲート31b の一方の入力端子に入力される。このORゲー
ト31b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Aは”０”であるので、ORゲート31b の
出力は”０”になる。これが ANDゲート31a の一方の入
力端子に入力されるため、 ANDゲート31a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20A として”０”を出力する。
【０１２７】従って、外部アクセス要求信号7Aが無効で
あるか、または外部アクセス要求受付信号8Aが有効であ
る場合には、クロックCLK が論理ゲート19A をそのまま
通過して出力信号20A としてIFステージ3Aに供給され
る。また、外部アクセス要求信号7Aが有効且つ外部アク
セス要求受付信号8Aが無効であるである場合には、クロ
ックCLK は論理ゲート19A を通過することが出来ない。
換言すれば、IFステージ3AにはクロックCLK は供給され
ない。
あるか、または外部アクセス要求受付信号8Aが有効であ
る場合には、クロックCLK が論理ゲート19A をそのまま
通過して出力信号20A としてIFステージ3Aに供給され
る。また、外部アクセス要求信号7Aが有効且つ外部アク
セス要求受付信号8Aが無効であるである場合には、クロ
ックCLK は論理ゲート19A を通過することが出来ない。
換言すれば、IFステージ3AにはクロックCLK は供給され
ない。
【０１２８】外部アクセス要求信号7Aが有効且つ外部ア
クセス要求受付信号8Aが無効である場合には、前述の図
６に示されている従来例ではIFステージ3AはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
IFステージ3AにはクロックCLK が供給されずに動作を停
止する。このためIFステージ3Aは自身が待機状態である
間は無駄な電力を消費することがない。
クセス要求受付信号8Aが無効である場合には、前述の図
６に示されている従来例ではIFステージ3AはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
IFステージ3AにはクロックCLK が供給されずに動作を停
止する。このためIFステージ3Aは自身が待機状態である
間は無駄な電力を消費することがない。
【０１２９】論理ゲート19B は外部アクセス要求信号7B
が”０”または外部アクセス要求受付信号8Bが”１”で
ある場合にクロックCLK をそのまま出力信号20B として
出力する。具体的には、外部アクセス要求信号7Bが”
０”であればインバータ32c の出力が”１”になってOR
ゲート32b の出力も”１”になり、これが ANDゲート32
a の一方の入力端子に入力されるため、 ANDゲート32a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20B として出力する。
が”０”または外部アクセス要求受付信号8Bが”１”で
ある場合にクロックCLK をそのまま出力信号20B として
出力する。具体的には、外部アクセス要求信号7Bが”
０”であればインバータ32c の出力が”１”になってOR
ゲート32b の出力も”１”になり、これが ANDゲート32
a の一方の入力端子に入力されるため、 ANDゲート32a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20B として出力する。
【０１３０】一方、論理ゲート19B は外部アクセス要求
信号7Bが”１”であり且つ外部アクセス要求受付信号8B
が”０”である場合には、出力信号20B として”０”を
出力する。具体的には、外部アクセス要求信号7Bが”
１”であればインバータ32c の出力が”０”になってOR
ゲート32b の一方の入力端子に入力される。このORゲー
ト32b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Bは”０”であるので、ORゲート32b の
出力は”０”になる。これが ANDゲート32a の一方の入
力端子に入力されるため、 ANDゲート32a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20B として”０”を出力する。
信号7Bが”１”であり且つ外部アクセス要求受付信号8B
が”０”である場合には、出力信号20B として”０”を
出力する。具体的には、外部アクセス要求信号7Bが”
１”であればインバータ32c の出力が”０”になってOR
ゲート32b の一方の入力端子に入力される。このORゲー
ト32b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Bは”０”であるので、ORゲート32b の
出力は”０”になる。これが ANDゲート32a の一方の入
力端子に入力されるため、 ANDゲート32a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20B として”０”を出力する。
【０１３１】従って、外部アクセス要求信号7Bが無効で
あるか、または外部アクセス要求受付信号8Bが有効であ
る場合には、クロックCLK が論理ゲート19B をそのまま
通過して出力信号20B としてＡステージ3Cに供給され
る。また、外部アクセス要求信号7Bが有効且つ外部アク
セス要求受付信号8Bが無効であるである場合には、クロ
ックCLK は論理ゲート19B を通過することが出来ない。
換言すれば、Ａステージ3CにはクロックCLK は供給され
ない。
あるか、または外部アクセス要求受付信号8Bが有効であ
る場合には、クロックCLK が論理ゲート19B をそのまま
通過して出力信号20B としてＡステージ3Cに供給され
る。また、外部アクセス要求信号7Bが有効且つ外部アク
セス要求受付信号8Bが無効であるである場合には、クロ
ックCLK は論理ゲート19B を通過することが出来ない。
換言すれば、Ａステージ3CにはクロックCLK は供給され
ない。
【０１３２】外部アクセス要求信号7Bが有効且つ外部ア
クセス要求受付信号8Bが無効である場合には、前述の図
６に示されている従来例ではＡステージ3CはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
Ａステージ3CにはクロックCLK が供給されずに動作を停
止する。このためＡステージ3Cは自身が待機状態である
間は無駄な電力を消費することがない。
クセス要求受付信号8Bが無効である場合には、前述の図
６に示されている従来例ではＡステージ3CはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
Ａステージ3CにはクロックCLK が供給されずに動作を停
止する。このためＡステージ3Cは自身が待機状態である
間は無駄な電力を消費することがない。
【０１３３】論理ゲート19C は外部アクセス要求信号7C
が”０”または外部アクセス要求受付信号8Cが”１”で
ある場合にクロックCLK をそのまま出力信号20C として
出力する。具体的には、外部アクセス要求信号7Cが”
０”であればインバータ33c の出力が”１”になってOR
ゲート33b の出力も”１”になり、これが ANDゲート33
a の一方の入力端子に入力されるため、 ANDゲート33a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20C として出力する。
が”０”または外部アクセス要求受付信号8Cが”１”で
ある場合にクロックCLK をそのまま出力信号20C として
出力する。具体的には、外部アクセス要求信号7Cが”
０”であればインバータ33c の出力が”１”になってOR
ゲート33b の出力も”１”になり、これが ANDゲート33
a の一方の入力端子に入力されるため、 ANDゲート33a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20C として出力する。
【０１３４】一方、論理ゲート19C は外部アクセス要求
信号7Cが”１”であり且つ外部アクセス要求受付信号8C
が”０”である場合には、出力信号20C として”０”を
出力する。具体的には、外部アクセス要求信号7Cが”
１”であればインバータ33c の出力が”０”になってOR
ゲート33b の一方の入力端子に入力される。このORゲー
ト33b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Cは”０”であるので、ORゲート33b の
出力は”０”になる。これが ANDゲート33a の一方の入
力端子に入力されるため、 ANDゲート33a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20C として”０”を出力する。
信号7Cが”１”であり且つ外部アクセス要求受付信号8C
が”０”である場合には、出力信号20C として”０”を
出力する。具体的には、外部アクセス要求信号7Cが”
１”であればインバータ33c の出力が”０”になってOR
ゲート33b の一方の入力端子に入力される。このORゲー
ト33b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Cは”０”であるので、ORゲート33b の
出力は”０”になる。これが ANDゲート33a の一方の入
力端子に入力されるため、 ANDゲート33a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20C として”０”を出力する。
【０１３５】従って、外部アクセス要求信号7Cが無効で
あるか、または外部アクセス要求受付信号8Cが有効であ
る場合には、クロックCLK が論理ゲート19C をそのまま
通過して出力信号20C としてOFステージ3Dに供給され
る。また、外部アクセス要求信号7Cが有効且つ外部アク
セス要求受付信号8Cが無効であるである場合には、クロ
ックCLK は論理ゲート19C を通過することが出来ない。
換言すれば、OFステージ3DにはクロックCLK は供給され
ない。
あるか、または外部アクセス要求受付信号8Cが有効であ
る場合には、クロックCLK が論理ゲート19C をそのまま
通過して出力信号20C としてOFステージ3Dに供給され
る。また、外部アクセス要求信号7Cが有効且つ外部アク
セス要求受付信号8Cが無効であるである場合には、クロ
ックCLK は論理ゲート19C を通過することが出来ない。
換言すれば、OFステージ3DにはクロックCLK は供給され
ない。
【０１３６】外部アクセス要求信号7Cが有効且つ外部ア
クセス要求受付信号8Cが無効である場合には、前述の図
６に示されている従来例ではOFステージ3DはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
OFステージ3DにはクロックCLK が供給されずに動作を停
止する。このためOFステージ3Dは自身が待機状態である
間は無駄な電力を消費することがない。
クセス要求受付信号8Cが無効である場合には、前述の図
６に示されている従来例ではOFステージ3DはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
OFステージ3DにはクロックCLK が供給されずに動作を停
止する。このためOFステージ3Dは自身が待機状態である
間は無駄な電力を消費することがない。
【０１３７】論理ゲート19D は外部アクセス要求信号7D
が”０”または外部アクセス要求受付信号8Dが”１”で
ある場合にクロックCLK をそのまま出力信号20D として
出力する。具体的には、外部アクセス要求信号7Dが”
０”であればインバータ34c の出力が”１”になってOR
ゲート34b の出力も”１”になり、これが ANDゲート34
a の一方の入力端子に入力されるため、 ANDゲート34a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20D として出力する。
が”０”または外部アクセス要求受付信号8Dが”１”で
ある場合にクロックCLK をそのまま出力信号20D として
出力する。具体的には、外部アクセス要求信号7Dが”
０”であればインバータ34c の出力が”１”になってOR
ゲート34b の出力も”１”になり、これが ANDゲート34
a の一方の入力端子に入力されるため、 ANDゲート34a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号20D として出力する。
【０１３８】一方、論理ゲート19D は外部アクセス要求
信号7Dが”１”であり且つ外部アクセス要求受付信号8D
が”０”である場合には、出力信号20D として”０”を
出力する。具体的には、外部アクセス要求信号7Dが”
１”であればインバータ34c の出力が”０”になってOR
ゲート34b の一方の入力端子に入力される。このORゲー
ト34b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Dは”０”であるので、ORゲート34b の
出力は”０”になる。これが ANDゲート34a の一方の入
力端子に入力されるため、 ANDゲート34a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20D として”０”を出力する。
信号7Dが”１”であり且つ外部アクセス要求受付信号8D
が”０”である場合には、出力信号20D として”０”を
出力する。具体的には、外部アクセス要求信号7Dが”
１”であればインバータ34c の出力が”０”になってOR
ゲート34b の一方の入力端子に入力される。このORゲー
ト34b の他方の入力端子への入力信号である外部アクセ
ス要求受付信号8Dは”０”であるので、ORゲート34b の
出力は”０”になる。これが ANDゲート34a の一方の入
力端子に入力されるため、 ANDゲート34a はその他方の
入力端子に入力されたクロックCLK には拘わらず、出力
信号20D として”０”を出力する。
【０１３９】従って、外部アクセス要求信号7Dが無効で
あるか、または外部アクセス要求受付信号8Dが有効であ
る場合には、クロックCLK が論理ゲート19D をそのまま
通過して出力信号20D としてＥステージ3Eに供給され
る。また、外部アクセス要求信号7Dが有効且つ外部アク
セス要求受付信号8Dが無効であるである場合には、クロ
ックCLK は論理ゲート19D を通過することが出来ない。
換言すれば、Ｅステージ3EにはクロックCLK は供給され
ない。
あるか、または外部アクセス要求受付信号8Dが有効であ
る場合には、クロックCLK が論理ゲート19D をそのまま
通過して出力信号20D としてＥステージ3Eに供給され
る。また、外部アクセス要求信号7Dが有効且つ外部アク
セス要求受付信号8Dが無効であるである場合には、クロ
ックCLK は論理ゲート19D を通過することが出来ない。
換言すれば、Ｅステージ3EにはクロックCLK は供給され
ない。
【０１４０】外部アクセス要求信号7Dが有効且つ外部ア
クセス要求受付信号8Dが無効である場合には、前述の図
６に示されている従来例ではＥステージ3EはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
Ｅステージ3EにはクロックCLK が供給されずに動作を停
止する。このためＥステージ3Eは自身が待機状態である
間は無駄な電力を消費することがない。
クセス要求受付信号8Dが無効である場合には、前述の図
６に示されている従来例ではＥステージ3EはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第３の発明ではそのような状態においては
Ｅステージ3EにはクロックCLK が供給されずに動作を停
止する。このためＥステージ3Eは自身が待機状態である
間は無駄な電力を消費することがない。
【０１４１】次に本発明の中央演算処理装置の第４の発
明について説明する。図４は本発明に係る中央演算処理
装置の第４の発明の一実施例の構成を示すブロック図で
あり、前述の第４の場合に対応して各ステージ3A, 3B,
3C及び3Dそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図４においては、前述の従来例, 第１, 第２及び第
３の発明の実施例の説明で参照した図６, 図１, 図２及
び図３と同一の参照符号は同一又は相当部分を示してい
る。また、この第４の発明では、図１, 図２及び図３に
示されている第１, 第２及び第３の発明の実施例と共通
の構成及び動作については説明を省略する。
明について説明する。図４は本発明に係る中央演算処理
装置の第４の発明の一実施例の構成を示すブロック図で
あり、前述の第４の場合に対応して各ステージ3A, 3B,
3C及び3Dそれぞれが待機状態である場合にはクロックに
同期した動作を行なわないように構成している。なお、
この図４においては、前述の従来例, 第１, 第２及び第
３の発明の実施例の説明で参照した図６, 図１, 図２及
び図３と同一の参照符号は同一又は相当部分を示してい
る。また、この第４の発明では、図１, 図２及び図３に
示されている第１, 第２及び第３の発明の実施例と共通
の構成及び動作については説明を省略する。
【０１４２】図４において、参照符号21A 乃至21D はク
ロックゲート手段としての論理ゲートを示している。論
理ゲート21A の出力信号22A はIFステージ3Aに、論理ゲ
ート21B の出力信号22B はＤステージ3Bに、論理ゲート
21C の出力信号22C はＡステージ3Cに、論理ゲート21D
の出力信号22D はOFステージ3Dに、それぞれ入力されて
いる。
ロックゲート手段としての論理ゲートを示している。論
理ゲート21A の出力信号22A はIFステージ3Aに、論理ゲ
ート21B の出力信号22B はＤステージ3Bに、論理ゲート
21C の出力信号22C はＡステージ3Cに、論理ゲート21D
の出力信号22D はOFステージ3Dに、それぞれ入力されて
いる。
【０１４３】論理ゲート21A にはIFステージ3Aから出力
されてＤステージ3Bに入力される例外事象発生信号11A,
Ｅステージ3Eから出力されて各ステージに入力されるパ
イプラインフラッシュ信号12及びクロックCLK が、論理
ゲート21B にはＤステージ3Bから出力されてＡステージ
3Cに入力される例外事象発生信号11B,Ｅステージ3Eから
出力されて各ステージに入力されるパイプラインフラッ
シュ信号12及びクロックCLK が、論理ゲート21C にはＡ
ステージ3Cから出力されてOFステージ3Dに入力される例
外事象発生信号11C,Ｅステージ3Eから出力されて各ステ
ージに入力されるパイプラインフラッシュ信号12及びク
ロックCLK が、論理ゲート21D にはOFステージ3Dから出
力されてＥステージ3Eに入力される例外事象発生信号11
D,Ｅステージ3Eから出力されて各ステージに入力される
パイプラインフラッシュ信号12及びクロックCLK が、そ
れぞれ入力される。
されてＤステージ3Bに入力される例外事象発生信号11A,
Ｅステージ3Eから出力されて各ステージに入力されるパ
イプラインフラッシュ信号12及びクロックCLK が、論理
ゲート21B にはＤステージ3Bから出力されてＡステージ
3Cに入力される例外事象発生信号11B,Ｅステージ3Eから
出力されて各ステージに入力されるパイプラインフラッ
シュ信号12及びクロックCLK が、論理ゲート21C にはＡ
ステージ3Cから出力されてOFステージ3Dに入力される例
外事象発生信号11C,Ｅステージ3Eから出力されて各ステ
ージに入力されるパイプラインフラッシュ信号12及びク
ロックCLK が、論理ゲート21D にはOFステージ3Dから出
力されてＥステージ3Eに入力される例外事象発生信号11
D,Ｅステージ3Eから出力されて各ステージに入力される
パイプラインフラッシュ信号12及びクロックCLK が、そ
れぞれ入力される。
【０１４４】各論理ゲート21A, 21B, 21C, 21Dは以下の
ような同一の構成を有する。論理ゲート21A(または21B,
21C, 21D)は、例外事象発生信号11A(または11B, 11C,
11D)が入力されるインバータ41c(または42c, 43c, 44c)
と、このインバータ41c(または42c, 43c, 44c)の出力が
一方の入力端子に入力され、パイプラインフラッシュ信
号12が他方の入力端子に入力されるORゲート41b(または
42b, 43b, 44b)と、このORゲート41b(または42b, 43b,
44b)の出力が一方の入力端子に入力され、他方の入力端
子に信号線４を介してクロックCLK が入力される ANDゲ
ート41a(または42a, 43a, 44a)とで構成されている。そ
して、論理ゲート21A(または21B, 21C, 21D)の ANDゲー
ト41a(または42a, 43a, 44a)の出力がその論理ゲート21
A(または21B, 21C, 21D)の出力信号22A(または22B, 22
C, 22D)になっている。
ような同一の構成を有する。論理ゲート21A(または21B,
21C, 21D)は、例外事象発生信号11A(または11B, 11C,
11D)が入力されるインバータ41c(または42c, 43c, 44c)
と、このインバータ41c(または42c, 43c, 44c)の出力が
一方の入力端子に入力され、パイプラインフラッシュ信
号12が他方の入力端子に入力されるORゲート41b(または
42b, 43b, 44b)と、このORゲート41b(または42b, 43b,
44b)の出力が一方の入力端子に入力され、他方の入力端
子に信号線４を介してクロックCLK が入力される ANDゲ
ート41a(または42a, 43a, 44a)とで構成されている。そ
して、論理ゲート21A(または21B, 21C, 21D)の ANDゲー
ト41a(または42a, 43a, 44a)の出力がその論理ゲート21
A(または21B, 21C, 21D)の出力信号22A(または22B, 22
C, 22D)になっている。
【０１４５】次に、上述のような構成の本発明の中央演
算処理装置の第４の発明の動作について以下に説明す
る。但し、図４に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１, 図２及び図３に示され
ている第１, 第２及び第３の発明の中央演算処理装置と
何ら相違はないので、本発明の特徴とする動作、即ち各
ステージの待機状態における動作についてのみ説明す
る。なお、以下の説明では各信号の値は正論理とし、従
って有効値は”１”であり、無効値は”０”である。
算処理装置の第４の発明の動作について以下に説明す
る。但し、図４に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１, 図２及び図３に示され
ている第１, 第２及び第３の発明の中央演算処理装置と
何ら相違はないので、本発明の特徴とする動作、即ち各
ステージの待機状態における動作についてのみ説明す
る。なお、以下の説明では各信号の値は正論理とし、従
って有効値は”１”であり、無効値は”０”である。
【０１４６】論理ゲート21A は例外事象発生信号11A
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22A とし
て出力する。具体的には、例外事象発生信号11A が”
０”であればインバータ41c の出力が”１”になってOR
ゲート41b の出力も”１”になり、これが ANDゲート41
aの一方の入力端子に入力されるため、 ANDゲート41a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22A として出力する。
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22A とし
て出力する。具体的には、例外事象発生信号11A が”
０”であればインバータ41c の出力が”１”になってOR
ゲート41b の出力も”１”になり、これが ANDゲート41
aの一方の入力端子に入力されるため、 ANDゲート41a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22A として出力する。
【０１４７】一方、論理ゲート21A は例外事象発生信号
11A が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22A として”０”を
出力する。具体的には、例外事象発生信号11A が”１”
であればインバータ41c の出力が”０”になってORゲー
ト41b の一方の入力端子に入力される。このORゲート41
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート41b の出
力は”０”になる。これが ANDゲート41a の一方の入力
端子に入力されるため、 ANDゲート41a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22A として”０”を出力する。
11A が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22A として”０”を
出力する。具体的には、例外事象発生信号11A が”１”
であればインバータ41c の出力が”０”になってORゲー
ト41b の一方の入力端子に入力される。このORゲート41
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート41b の出
力は”０”になる。これが ANDゲート41a の一方の入力
端子に入力されるため、 ANDゲート41a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22A として”０”を出力する。
【０１４８】従って、例外事象発生信号11A が無効であ
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21A をそのまま
通過して出力信号22A としてIFステージ3Aに供給され
る。また、例外事象発生信号11A が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21A を通過することが出来ない。
換言すれば、IFステージ3AにはクロックCLK は供給され
ない。
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21A をそのまま
通過して出力信号22A としてIFステージ3Aに供給され
る。また、例外事象発生信号11A が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21A を通過することが出来ない。
換言すれば、IFステージ3AにはクロックCLK は供給され
ない。
【０１４９】例外事象発生信号11A が有効且つパイプラ
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではIFステージ3AはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
IFステージ3AにはクロックCLK が供給されずに動作を停
止する。このためIFステージ3Aは自身が待機状態である
間は無駄な電力を消費することがない。
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではIFステージ3AはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
IFステージ3AにはクロックCLK が供給されずに動作を停
止する。このためIFステージ3Aは自身が待機状態である
間は無駄な電力を消費することがない。
【０１５０】論理ゲート21B は例外事象発生信号11B
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22B とし
て出力する。具体的には、例外事象発生信号11B が”
０”であればインバータ42c の出力が”１”になってOR
ゲート42b の出力も”１”になり、これが ANDゲート42
aの一方の入力端子に入力されるため、 ANDゲート42a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22B として出力する。
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22B とし
て出力する。具体的には、例外事象発生信号11B が”
０”であればインバータ42c の出力が”１”になってOR
ゲート42b の出力も”１”になり、これが ANDゲート42
aの一方の入力端子に入力されるため、 ANDゲート42a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22B として出力する。
【０１５１】一方、論理ゲート21B は例外事象発生信号
11B が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22B として”０”を
出力する。具体的には、例外事象発生信号11B が”１”
であればインバータ42c の出力が”０”になってORゲー
ト42b の一方の入力端子に入力される。このORゲート42
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート42b の出
力は”０”になる。これが ANDゲート42a の一方の入力
端子に入力されるため、 ANDゲート42a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22B として”０”を出力する。
11B が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22B として”０”を
出力する。具体的には、例外事象発生信号11B が”１”
であればインバータ42c の出力が”０”になってORゲー
ト42b の一方の入力端子に入力される。このORゲート42
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート42b の出
力は”０”になる。これが ANDゲート42a の一方の入力
端子に入力されるため、 ANDゲート42a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22B として”０”を出力する。
【０１５２】従って、例外事象発生信号11B が無効であ
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21B をそのまま
通過して出力信号22B としてＤステージ3Bに供給され
る。また、例外事象発生信号11B が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21B を通過することが出来ない。
換言すれば、Ｄステージ3BにはクロックCLK は供給され
ない。
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21B をそのまま
通過して出力信号22B としてＤステージ3Bに供給され
る。また、例外事象発生信号11B が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21B を通過することが出来ない。
換言すれば、Ｄステージ3BにはクロックCLK は供給され
ない。
【０１５３】例外事象発生信号11B が有効且つパイプラ
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではＤステージ3BはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
Ｄステージ3BにはクロックCLK が供給されずに動作を停
止する。このためＤステージ3Bは自身が待機状態である
間は無駄な電力を消費することがない。
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではＤステージ3BはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
Ｄステージ3BにはクロックCLK が供給されずに動作を停
止する。このためＤステージ3Bは自身が待機状態である
間は無駄な電力を消費することがない。
【０１５４】論理ゲート21C は例外事象発生信号11C
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22C とし
て出力する。具体的には、例外事象発生信号11C が”
０”であればインバータ43c の出力が”１”になってOR
ゲート43b の出力も”１”になり、これが ANDゲート43
aの一方の入力端子に入力されるため、 ANDゲート43a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22C として出力する。
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22C とし
て出力する。具体的には、例外事象発生信号11C が”
０”であればインバータ43c の出力が”１”になってOR
ゲート43b の出力も”１”になり、これが ANDゲート43
aの一方の入力端子に入力されるため、 ANDゲート43a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22C として出力する。
【０１５５】一方、論理ゲート21C は例外事象発生信号
11C が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22C として”０”を
出力する。具体的には、例外事象発生信号11C が”１”
であればインバータ43c の出力が”０”になってORゲー
ト43b の一方の入力端子に入力される。このORゲート43
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート43b の出
力は”０”になる。これが ANDゲート43a の一方の入力
端子に入力されるため、 ANDゲート43a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22C として”０”を出力する。
11C が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22C として”０”を
出力する。具体的には、例外事象発生信号11C が”１”
であればインバータ43c の出力が”０”になってORゲー
ト43b の一方の入力端子に入力される。このORゲート43
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート43b の出
力は”０”になる。これが ANDゲート43a の一方の入力
端子に入力されるため、 ANDゲート43a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22C として”０”を出力する。
【０１５６】従って、例外事象発生信号11C が無効であ
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21C をそのまま
通過して出力信号22C としてＡステージ3Cに供給され
る。また、例外事象発生信号11C が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21C を通過することが出来ない。
換言すれば、Ａステージ3CにはクロックCLK は供給され
ない。
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21C をそのまま
通過して出力信号22C としてＡステージ3Cに供給され
る。また、例外事象発生信号11C が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21C を通過することが出来ない。
換言すれば、Ａステージ3CにはクロックCLK は供給され
ない。
【０１５７】例外事象発生信号11C が有効且つパイプラ
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではＡステージ3CはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
Ａステージ3CにはクロックCLK が供給されずに動作を停
止する。このためＡステージ3Cは自身が待機状態である
間は無駄な電力を消費することがない。
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではＡステージ3CはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
Ａステージ3CにはクロックCLK が供給されずに動作を停
止する。このためＡステージ3Cは自身が待機状態である
間は無駄な電力を消費することがない。
【０１５８】論理ゲート21D は例外事象発生信号11D
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22D とし
て出力する。具体的には、例外事象発生信号11D が”
０”であればインバータ44c の出力が”１”になってOR
ゲート44b の出力も”１”になり、これが ANDゲート44
aの一方の入力端子に入力されるため、 ANDゲート44a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22D として出力する。
が”０”またはパイプラインフラッシュ信号12が”１”
である場合にクロックCLK をそのまま出力信号22D とし
て出力する。具体的には、例外事象発生信号11D が”
０”であればインバータ44c の出力が”１”になってOR
ゲート44b の出力も”１”になり、これが ANDゲート44
aの一方の入力端子に入力されるため、 ANDゲート44a
はその他方の入力端子に信号線４を介して入力されるク
ロックCLK をそのまま出力信号22D として出力する。
【０１５９】一方、論理ゲート21D は例外事象発生信号
11D が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22D として”０”を
出力する。具体的には、例外事象発生信号11D が”１”
であればインバータ44c の出力が”０”になってORゲー
ト44b の一方の入力端子に入力される。このORゲート44
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート44b の出
力は”０”になる。これが ANDゲート44a の一方の入力
端子に入力されるため、 ANDゲート44a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22D として”０”を出力する。
11D が”１”であり且つパイプラインフラッシュ信号12
が”０”である場合には、出力信号22D として”０”を
出力する。具体的には、例外事象発生信号11D が”１”
であればインバータ44c の出力が”０”になってORゲー
ト44b の一方の入力端子に入力される。このORゲート44
b の他方の入力端子への入力信号であるパイプラインフ
ラッシュ信号12は”０”であるので、ORゲート44b の出
力は”０”になる。これが ANDゲート44a の一方の入力
端子に入力されるため、 ANDゲート44a はその他方の入
力端子に入力されたクロックCLK には拘わらず、出力信
号22D として”０”を出力する。
【０１６０】従って、例外事象発生信号11D が無効であ
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21D をそのまま
通過して出力信号22D としてOFステージ3Dに供給され
る。また、例外事象発生信号11D が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21D を通過することが出来ない。
換言すれば、OFステージ3DにはクロックCLK は供給され
ない。
るか、またはパイプラインフラッシュ信号12が有効であ
る場合には、クロックCLK が論理ゲート21D をそのまま
通過して出力信号22D としてOFステージ3Dに供給され
る。また、例外事象発生信号11D が有効且つパイプライ
ンフラッシュ信号12が無効であるである場合には、クロ
ックCLK は論理ゲート21D を通過することが出来ない。
換言すれば、OFステージ3DにはクロックCLK は供給され
ない。
【０１６１】例外事象発生信号11D が有効且つパイプラ
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではOFステージ3DはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
OFステージ3DにはクロックCLK が供給されずに動作を停
止する。このためOFステージ3Dは自身が待機状態である
間は無駄な電力を消費することがない。
インフラッシュ信号12が無効である場合には、前述の図
６に示されている従来例ではOFステージ3DはクロックCL
K の各周期において状態遷移を伴わない待機状態になっ
ていたが、本第４の発明ではそのような状態においては
OFステージ3DにはクロックCLK が供給されずに動作を停
止する。このためOFステージ3Dは自身が待機状態である
間は無駄な電力を消費することがない。
【０１６２】次に本発明の中央演算処理装置の第５の発
明について説明する。図５は本発明に係る中央演算処理
装置の第５の発明の一実施例の構成を示すブロック図で
あり、前述の第５の場合に対応してＡステージ3Cが待機
状態である場合にはクロックに同期した動作を行なわな
いように構成している。なお、この図５においては、前
述の従来例, 第１, 第２, 第３及び第４の発明の実施例
の説明で参照した図６, 図１, 図２, 図３及び図４と同
一の参照符号は同一又は相当部分を示している。また、
この第５の発明では、図１, 図２, 図３及び図４に示さ
れている第１,第２, 第３及び第４の発明の実施例と共
通の構成及び動作については説明を省略する。
明について説明する。図５は本発明に係る中央演算処理
装置の第５の発明の一実施例の構成を示すブロック図で
あり、前述の第５の場合に対応してＡステージ3Cが待機
状態である場合にはクロックに同期した動作を行なわな
いように構成している。なお、この図５においては、前
述の従来例, 第１, 第２, 第３及び第４の発明の実施例
の説明で参照した図６, 図１, 図２, 図３及び図４と同
一の参照符号は同一又は相当部分を示している。また、
この第５の発明では、図１, 図２, 図３及び図４に示さ
れている第１,第２, 第３及び第４の発明の実施例と共
通の構成及び動作については説明を省略する。
【０１６３】図５において、参照符号23はクロックゲー
ト手段としての論理ゲートを示している。論理ゲート23
の出力信号24はＡステージ3Cに入力されている。論理ゲ
ート23にはＥステージ3EからＡステージ3Cへ出力される
レジスタコンフリクト信号14と、Ａステージ3CからＥス
テージ3Eへ出力されるレジスタ参照信号13と、クロック
CLK とが入力される。
ト手段としての論理ゲートを示している。論理ゲート23
の出力信号24はＡステージ3Cに入力されている。論理ゲ
ート23にはＥステージ3EからＡステージ3Cへ出力される
レジスタコンフリクト信号14と、Ａステージ3CからＥス
テージ3Eへ出力されるレジスタ参照信号13と、クロック
CLK とが入力される。
【０１６４】論理ゲート23は以下のような構成を有す
る。論理ゲート23は、レジスタ参照信号13及びレジスタ
コンフリクト信号14がいずれも負論理の第１及び第２の
入力端子に入力されるORゲート5bと、このORゲート5bの
出力が第１の入力端子に入力され、クロックCLK が第２
の入力端子に入力される ANDゲート5aとで構成されてい
る。そして、 ANDゲート5aの出力が論理ゲート23の出力
信号24になっている。
る。論理ゲート23は、レジスタ参照信号13及びレジスタ
コンフリクト信号14がいずれも負論理の第１及び第２の
入力端子に入力されるORゲート5bと、このORゲート5bの
出力が第１の入力端子に入力され、クロックCLK が第２
の入力端子に入力される ANDゲート5aとで構成されてい
る。そして、 ANDゲート5aの出力が論理ゲート23の出力
信号24になっている。
【０１６５】次に、上述のような構成の本発明の中央演
算処理装置の第５の発明の動作について以下に説明す
る。但し、図５に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１, 図２及び図３に示され
ている第１, 第２及び第３の発明の中央演算処理装置と
何ら相違はないので、本発明の特徴とする動作、即ちＡ
ステージ3Cの待機状態における動作についてのみ説明す
る。なお、以下の説明では各信号の値は正論理とし、従
って有効値は”１”であり、無効値は”０”である。
算処理装置の第５の発明の動作について以下に説明す
る。但し、図５に示されている本発明の中央演算処理装
置の基本的な動作は前述の図１, 図２及び図３に示され
ている第１, 第２及び第３の発明の中央演算処理装置と
何ら相違はないので、本発明の特徴とする動作、即ちＡ
ステージ3Cの待機状態における動作についてのみ説明す
る。なお、以下の説明では各信号の値は正論理とし、従
って有効値は”１”であり、無効値は”０”である。
【０１６６】論理ゲート23はレジスタ参照信号13が”
０”またはレジスタコンフリクト信号14が”０”である
場合にクロックCLK をそのまま出力信号24として出力す
る。具体的には、レジスタ参照信号13またはレジスタコ
ンフリクト信号14のいずれかが”０”であればORゲート
5bの出力が”１”になり、これが ANDゲート5aの一方の
入力端子に入力されるため、 ANDゲート5aはその他方の
入力端子に信号線４を介して入力されるクロックCLK を
そのまま出力信号24として出力する。
０”またはレジスタコンフリクト信号14が”０”である
場合にクロックCLK をそのまま出力信号24として出力す
る。具体的には、レジスタ参照信号13またはレジスタコ
ンフリクト信号14のいずれかが”０”であればORゲート
5bの出力が”１”になり、これが ANDゲート5aの一方の
入力端子に入力されるため、 ANDゲート5aはその他方の
入力端子に信号線４を介して入力されるクロックCLK を
そのまま出力信号24として出力する。
【０１６７】一方、論理ゲート23はレジスタ参照信号13
が”１”であり且つレジスタコンフリクト信号14が”
１”である場合には、出力信号24として”０”を出力す
る。具体的には、レジスタ参照信号13及びレジスタコン
フリクト信号14がいずれも”１”であればORゲート5bの
出力が”０”になり、これが ANDゲート5aの一方の入力
端子に入力されるため、 ANDゲート5aはその他方の入力
端子に入力されたクロックCLK には拘わらず、出力信号
24として”０”を出力する。
が”１”であり且つレジスタコンフリクト信号14が”
１”である場合には、出力信号24として”０”を出力す
る。具体的には、レジスタ参照信号13及びレジスタコン
フリクト信号14がいずれも”１”であればORゲート5bの
出力が”０”になり、これが ANDゲート5aの一方の入力
端子に入力されるため、 ANDゲート5aはその他方の入力
端子に入力されたクロックCLK には拘わらず、出力信号
24として”０”を出力する。
【０１６８】従って、レジスタ参照信号13が無効である
か、またはレジスタコンフリクト信号14が無効である場
合には、クロックCLK が論理ゲート23をそのまま通過し
て出力信号24としてＡステージ3Cに供給される。また、
レジスタ参照信号13が有効且つレジスタコンフリクト信
号14が有効であるである場合には、クロックCLK は論理
ゲート23を通過することが出来ない。換言すれば、Ａス
テージ3CにはクロックCLK は供給されない。
か、またはレジスタコンフリクト信号14が無効である場
合には、クロックCLK が論理ゲート23をそのまま通過し
て出力信号24としてＡステージ3Cに供給される。また、
レジスタ参照信号13が有効且つレジスタコンフリクト信
号14が有効であるである場合には、クロックCLK は論理
ゲート23を通過することが出来ない。換言すれば、Ａス
テージ3CにはクロックCLK は供給されない。
【０１６９】レジスタ参照信号13が有効且つレジスタコ
ンフリクト信号14が有効である場合には、前述の図６に
示されている従来例ではＡステージ3CはクロックCLK の
各周期において状態遷移を伴わない待機状態になってい
たが、本第５の発明ではそのような状態においてはＡス
テージ3CにはクロックCLK が供給されずに動作を停止す
る。このためＡステージ3Cは自身が待機状態である間は
無駄な電力を消費することがない。
ンフリクト信号14が有効である場合には、前述の図６に
示されている従来例ではＡステージ3CはクロックCLK の
各周期において状態遷移を伴わない待機状態になってい
たが、本第５の発明ではそのような状態においてはＡス
テージ3CにはクロックCLK が供給されずに動作を停止す
る。このためＡステージ3Cは自身が待機状態である間は
無駄な電力を消費することがない。
【０１７０】なお、上述の第１乃至第５の発明の各実施
例では、命令フェッチ(IF)ステージ3A, デコード(D) ス
テージ3B, オペランドアドレス計算(A) ステージ3C, オ
ペランドフェッチ(OF)ステージ3D, 命令実行(E) ステー
ジ3Eの５段のステージからなるパイプライン処理機構及
び外部記憶装置を備えた中央演算処理装置の例を示した
が、ステージの機能及び数はそれらの限定されるのもで
はない。
例では、命令フェッチ(IF)ステージ3A, デコード(D) ス
テージ3B, オペランドアドレス計算(A) ステージ3C, オ
ペランドフェッチ(OF)ステージ3D, 命令実行(E) ステー
ジ3Eの５段のステージからなるパイプライン処理機構及
び外部記憶装置を備えた中央演算処理装置の例を示した
が、ステージの機能及び数はそれらの限定されるのもで
はない。
【０１７１】また、上述の各実施例では各信号を正論理
として説明したが、負論理であってもよいことは言うま
でもない。更に、上述の各実施例では第１乃至第５の発
明をそれぞれ独立した構成例として示したが、二つある
いはそれ以上組み合わせて適用することも可能であるこ
とは言うまでもない。
として説明したが、負論理であってもよいことは言うま
でもない。更に、上述の各実施例では第１乃至第５の発
明をそれぞれ独立した構成例として示したが、二つある
いはそれ以上組み合わせて適用することも可能であるこ
とは言うまでもない。
【０１７２】
【発明の効果】以上に詳述したように本発明の中央演算
処理装置の第１の発明によれば、第ｍ段目のステージが
出力する出力有効信号が有効であり且つ第ｍ＋１段目の
ステージが出力する入力可能信号が無効である場合は第
ｍ段目のステージへのクロックの供給が停止され、第ｍ
段目のステージが出力する出力有効信号が無効であるか
または第ｍ＋１段目のステージが出力する入力可能信号
が有効である場合にのみ第ｍ段目のステージにクロック
が供給されるので、第ｍ＋１段目のステージが信号入力
可能な状態になるまでの間は、第ｍ段目のステージの動
作が停止して無駄な電力消費が回避される。
処理装置の第１の発明によれば、第ｍ段目のステージが
出力する出力有効信号が有効であり且つ第ｍ＋１段目の
ステージが出力する入力可能信号が無効である場合は第
ｍ段目のステージへのクロックの供給が停止され、第ｍ
段目のステージが出力する出力有効信号が無効であるか
または第ｍ＋１段目のステージが出力する入力可能信号
が有効である場合にのみ第ｍ段目のステージにクロック
が供給されるので、第ｍ＋１段目のステージが信号入力
可能な状態になるまでの間は、第ｍ段目のステージの動
作が停止して無駄な電力消費が回避される。
【０１７３】第２の発明によれば、第ｍ段目のステージ
が出力する入力可能信号が有効であり且つ第ｍ＋１段目
のステージが出力する出力有効信号が無効である場合は
第ｍ＋１段目のステージへのクロックの供給が停止さ
れ、第ｍ段目のステージが出力する入力可能信号が無効
であるかまたは第ｍ＋１段目のステージが出力する出力
有効信号が有効である場合にのみ第ｍ＋１段目のステー
ジにクロックが供給されるので、第ｍ段目のステージか
らの出力信号が有効になるまでの間は、第ｍ＋１段目の
ステージの動作が停止して無駄な電力消費が回避され
る。
が出力する入力可能信号が有効であり且つ第ｍ＋１段目
のステージが出力する出力有効信号が無効である場合は
第ｍ＋１段目のステージへのクロックの供給が停止さ
れ、第ｍ段目のステージが出力する入力可能信号が無効
であるかまたは第ｍ＋１段目のステージが出力する出力
有効信号が有効である場合にのみ第ｍ＋１段目のステー
ジにクロックが供給されるので、第ｍ段目のステージか
らの出力信号が有効になるまでの間は、第ｍ＋１段目の
ステージの動作が停止して無駄な電力消費が回避され
る。
【０１７４】第３の発明によれば、外部アクセス要求信
号が有効であり且つ外部アクセス要求受付信号が無効で
ある場合は外部アクセス要求信号を出力するステージへ
のクロックの供給が停止され、外部アクセス要求信号が
無効であるかまたは外部アクセス要求受付信号が有効で
ある場合にのみ外部アクセス要求信号を出力するステー
ジにクロックが供給されるので、外部アクセス要求信号
が受け付けられるまでの間は、外部アクセス要求信号を
出力しているステージの動作が停止して無駄な電力消費
が回避される。
号が有効であり且つ外部アクセス要求受付信号が無効で
ある場合は外部アクセス要求信号を出力するステージへ
のクロックの供給が停止され、外部アクセス要求信号が
無効であるかまたは外部アクセス要求受付信号が有効で
ある場合にのみ外部アクセス要求信号を出力するステー
ジにクロックが供給されるので、外部アクセス要求信号
が受け付けられるまでの間は、外部アクセス要求信号を
出力しているステージの動作が停止して無駄な電力消費
が回避される。
【０１７５】第４の発明によれば、例外事象発生信号を
出力するステージが出力する例外事象発生信号が有効で
あり且つパイプラインフラッシュ信号が無効である場合
は例外事象発生信号を出力するステージへのクロックの
供給が停止され、例外事象発生信号を出力するステージ
が出力する例外事象発生信号が無効であるかまたはパイ
プラインフラッシュ信号が有効である場合にのみ例外事
象発生信号を出力するステージにクロックが供給される
ので、例外事象に対応する処理が開始されるまでの間
は、例外事象発生信号を出力したステージの動作が停止
して無駄な電力消費が回避される。
出力するステージが出力する例外事象発生信号が有効で
あり且つパイプラインフラッシュ信号が無効である場合
は例外事象発生信号を出力するステージへのクロックの
供給が停止され、例外事象発生信号を出力するステージ
が出力する例外事象発生信号が無効であるかまたはパイ
プラインフラッシュ信号が有効である場合にのみ例外事
象発生信号を出力するステージにクロックが供給される
ので、例外事象に対応する処理が開始されるまでの間
は、例外事象発生信号を出力したステージの動作が停止
して無駄な電力消費が回避される。
【０１７６】第５の発明によれば、レジスタコンフリク
ト信号が有効であり且つレジスタ参照信号が有効である
場合は第２のステージへの供給が停止され、レジスタコ
ンフリクト信号が無効であるかまたはレジスタ参照信号
が無効である場合にのみ第２のステージにクロックが供
給されるので、命令実行ステージ内のレジスタの内容が
書き換えられるまでの間は、そのレジスタを参照するス
テージの動作が停止して無駄な電力消費が回避される。
ト信号が有効であり且つレジスタ参照信号が有効である
場合は第２のステージへの供給が停止され、レジスタコ
ンフリクト信号が無効であるかまたはレジスタ参照信号
が無効である場合にのみ第２のステージにクロックが供
給されるので、命令実行ステージ内のレジスタの内容が
書き換えられるまでの間は、そのレジスタを参照するス
テージの動作が停止して無駄な電力消費が回避される。
【図１】本発明の中央演算処理装置の第１の発明の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】本発明の中央演算処理装置の第２の発明の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図３】本発明の中央演算処理装置の第３の発明の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図４】本発明の中央演算処理装置の第４の発明の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図５】本発明の中央演算処理装置の第５の発明の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図６】従来の中央演算処理装置の一構成例を示すブロ
ック図である。
ック図である。
１ 中央演算処理装置 ２ I/F部 3A IFステージ 3B Ｄステージ 3C Ａステージ 3D OFステージ 3E Ｅステージ 15A 〜15D 論理ゲート 17A 〜17D 論理ゲート 19A 〜19D 論理ゲート 21A 〜21D 論理ゲート 23A 〜23D 論理ゲート 7A〜7D 外部アクセス要求信号 8A〜8D 外部アクセス要求受付信号 9A〜9D 出力有効信号 10A 〜10D 入力可能信号 11A 〜11D 例外事象発生信号 12 パイプラインフラッシュ信号 13 レジスタ参照信号 14 レジスタコンフリクト信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は中央演算処理装置に関
し、特にクロックに同期して動作するたとえば命令フェ
ッチステージ, デコードステージ, オペランドアドレス
計算ステージ,オペランドフェッチステージ, 命令実行
ステージ等の複数のステージからなるパイプライン処理
機構及び外部記憶装置のアクセスを仲介する外部インタ
ーフェイス部とを備えた中央演算処理装置に関する。
し、特にクロックに同期して動作するたとえば命令フェ
ッチステージ, デコードステージ, オペランドアドレス
計算ステージ,オペランドフェッチステージ, 命令実行
ステージ等の複数のステージからなるパイプライン処理
機構及び外部記憶装置のアクセスを仲介する外部インタ
ーフェイス部とを備えた中央演算処理装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】参照符号6A乃至6Iはいずれも内部データバ
スを示している。内部データバス6Aは I/F部２とIFステ
ージ3Aとを、内部データバス6Bは I/F部２とＡステージ
3Cとを、内部データバス6Cは I/F部２とOFステージ3Dと
を、内部データバス6Dは I/F部２とＥステージ3Eとを、
内部データバス6EはIFステージ3AとＤステージ3Bとを、
内部データバス6FはＤステージ3BとＡステージ3Cとを、
内部データバス6GはＡステージ3CとOFステージ3Dとを、
内部データバス6HはOFステージ3DとＥステージ3Eとを、
内部データバス6IはＥステージ3EとＡステージ3Cとを、
それぞれ接続している。
スを示している。内部データバス6Aは I/F部２とIFステ
ージ3Aとを、内部データバス6Bは I/F部２とＡステージ
3Cとを、内部データバス6Cは I/F部２とOFステージ3Dと
を、内部データバス6Dは I/F部２とＥステージ3Eとを、
内部データバス6EはIFステージ3AとＤステージ3Bとを、
内部データバス6FはＤステージ3BとＡステージ3Cとを、
内部データバス6GはＡステージ3CとOFステージ3Dとを、
内部データバス6HはOFステージ3DとＥステージ3Eとを、
内部データバス6IはＥステージ3EとＡステージ3Cとを、
それぞれ接続している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】参照符号11A 乃至11D は例外事象発生信号
を示している。例外事象発生信号11A はIFステージ3Aか
ら出力されてＤステージ3Bに、例外事象発生信号11B は
Ｄステージ3Bから出力されてＡステージ3Cに、例外事象
発生信号11C はＡステージ3Cから出力されてOFステージ
3Dに、例外事象発生信号11D はOFステージ3Dから出力さ
れてＥステージ3Eに、それぞれ入力される。これらの例
外事象発生信号11A 乃至11D はIFステージ3AからＤステ
ージ3Bへ、Ｄステージ3BからＡステージ3Cへ、Ａステー
ジ3CからOFステージ3Dへ、OFステージ3DからＥステージ
3Eへ、それぞれのステージにおいて例外事象が発生した
ことを示す信号である。
を示している。例外事象発生信号11A はIFステージ3Aか
ら出力されてＤステージ3Bに、例外事象発生信号11B は
Ｄステージ3Bから出力されてＡステージ3Cに、例外事象
発生信号11C はＡステージ3Cから出力されてOFステージ
3Dに、例外事象発生信号11D はOFステージ3Dから出力さ
れてＥステージ3Eに、それぞれ入力される。これらの例
外事象発生信号11A 乃至11D はIFステージ3AからＤステ
ージ3Bへ、Ｄステージ3BからＡステージ3Cへ、Ａステー
ジ3CからOFステージ3Dへ、OFステージ3DからＥステージ
3Eへ、それぞれのステージにおいて例外事象が発生した
ことを示す信号である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】参照符号13はレジスタ参照信号であり、Ａ
ステージ3Cから出力されてＥステージ3Eに入力される。
このレジスタ参照信号13は、Ａステージ3Cがオペランド
アドレスの計算のためにＥステージ3Eのレジスタの内容
が必要な場合に参照するための信号である。また、参照
符号14はレジスタコンフリクト信号であり、Ｅステージ
3Eから出力されてＡステージ3Cに入力される。このレジ
スタコンフリクト信号14はパイプライン処理に際して、
Ｅステージ3Eのレジスタがたとえば後続の命令により書
き換えられることになっていてＡステージ3Cが事前に使
用できない状態であることをＡステージ3Cに知らせる信
号である。
ステージ3Cから出力されてＥステージ3Eに入力される。
このレジスタ参照信号13は、Ａステージ3Cがオペランド
アドレスの計算のためにＥステージ3Eのレジスタの内容
が必要な場合に参照するための信号である。また、参照
符号14はレジスタコンフリクト信号であり、Ｅステージ
3Eから出力されてＡステージ3Cに入力される。このレジ
スタコンフリクト信号14はパイプライン処理に際して、
Ｅステージ3Eのレジスタがたとえば後続の命令により書
き換えられることになっていてＡステージ3Cが事前に使
用できない状態であることをＡステージ3Cに知らせる信
号である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】また、 I/F部２は、図示しない外部記憶装
置へのアクセス実行中でなければ、クロックCLK の各周
期において外部アクセス要求信号7A乃至7Dの状態、即ち
有効であるか (アサートされているか) 、または無効で
あるか (ネゲートされているか) を調べ、アサートされ
ている信号の内で最も優先度が高い信号を選択する。な
おこの際、選択されなかった信号は次回の調停まで待機
する。また、 I/F部２は、外部アクセス要求信号7Aを選
択した場合は外部アクセス要求受付信号8Aを、外部アク
セス要求信号7Bを選択した場合は外部アクセス要求受付
信号8Bを、外部アクセス要求信号7Cを選択した場合は外
部アクセス要求受付信号8Cを、外部アクセス要求信号7D
を選択した場合は外部アクセス要求受付信号8Dを、それ
ぞれのクロックCLK の１周期の期間に亙ってアサートす
ると共に、それぞれに対応する外部アクセスの実行を仲
介する。
置へのアクセス実行中でなければ、クロックCLK の各周
期において外部アクセス要求信号7A乃至7Dの状態、即ち
有効であるか (アサートされているか) 、または無効で
あるか (ネゲートされているか) を調べ、アサートされ
ている信号の内で最も優先度が高い信号を選択する。な
おこの際、選択されなかった信号は次回の調停まで待機
する。また、 I/F部２は、外部アクセス要求信号7Aを選
択した場合は外部アクセス要求受付信号8Aを、外部アク
セス要求信号7Bを選択した場合は外部アクセス要求受付
信号8Bを、外部アクセス要求信号7Cを選択した場合は外
部アクセス要求受付信号8Cを、外部アクセス要求信号7D
を選択した場合は外部アクセス要求受付信号8Dを、それ
ぞれのクロックCLK の１周期の期間に亙ってアサートす
ると共に、それぞれに対応する外部アクセスの実行を仲
介する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】また、Ａステージ3Cは、オペランドアドレ
スの計算のために図示しない外部記憶装置へのアクセス
が必要な場合には外部アクセス要求信号7Bをアサート
し、 I/F部２からの外部アクセス要求受付信号8Bがアサ
ートされれば外部アクセス要求信号7Bをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Bを介して図示しない外部記憶
装置へのアクセスを行う。
スの計算のために図示しない外部記憶装置へのアクセス
が必要な場合には外部アクセス要求信号7Bをアサート
し、 I/F部２からの外部アクセス要求受付信号8Bがアサ
ートされれば外部アクセス要求信号7Bをネゲートすると
共に図示しない外部記憶装置から外部データバス５,I/F
部２及び内部データバス6Bを介して図示しない外部記憶
装置へのアクセスを行う。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】OFステージ3Dは、Ａコードを取り込むとＡ
コードの指示があれば外部アクセス要求信号7Cをアサー
トし、 I/F部２からの外部アクセス要求受付信号8Cがア
サートされると外部アクセス要求信号7Cをネゲートする
と共に図示しない外部記憶装置から外部データバス５,I
/F部２及び内部データバス6Cを介してオペランドデータ
をフェッチしてＡコードと併せてＥコードを発生すると
共に入力可能信号10Cをネゲートする。
コードの指示があれば外部アクセス要求信号7Cをアサー
トし、 I/F部２からの外部アクセス要求受付信号8Cがア
サートされると外部アクセス要求信号7Cをネゲートする
と共に図示しない外部記憶装置から外部データバス５,I
/F部２及び内部データバス6Cを介してオペランドデータ
をフェッチしてＡコードと併せてＥコードを発生すると
共に入力可能信号10Cをネゲートする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】また、Ｅステージ3Eは、入力可能信号10D
のアサート時にOFステージ3Dからの例外事象発生信号11
D がアサートされていれば例外処理の命令を実行するた
めに前処理終了後にパイプラインフラッシュ信号12をク
ロックCLK の１周期の間に亙ってアサートする。
のアサート時にOFステージ3Dからの例外事象発生信号11
D がアサートされていれば例外処理の命令を実行するた
めに前処理終了後にパイプラインフラッシュ信号12をク
ロックCLK の１周期の間に亙ってアサートする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】本発明に係る中央演算処理装置の第２の発
明は、クロックに同期して動作するｎ（ｎは２以上の自
然数）段のステージにて構成され、第ｍ＋１（ｍはｎ未
満の自然数）段目のステージは自ステージが信号入力可
能であることを示す入力可能信号を第ｍ段目のステージ
へ出力し、第ｍ段目のステージは自ステージからの信号
出力が有効であることを示す出力有効信号を第ｍ＋１段
目のステージへ出力するパイプライン処理機構を有し、
第ｍ＋１段目のステージに、第ｍ＋１段目のステージが
出力する入力可能信号が有効であり且つ第ｍ段目のステ
ージが出力する出力有効信号が無効である場合は第ｍ＋
１段目のステージへのクロックの供給を停止し、第ｍ＋
１段目のステージが出力する入力可能信号が無効である
かまたは第ｍ段目のステージが出力する出力有効信号が
有効である場合は第ｍ＋１段目のステージにクロックを
供給するクロックゲート手段が備えられていることを特
徴とする。
明は、クロックに同期して動作するｎ（ｎは２以上の自
然数）段のステージにて構成され、第ｍ＋１（ｍはｎ未
満の自然数）段目のステージは自ステージが信号入力可
能であることを示す入力可能信号を第ｍ段目のステージ
へ出力し、第ｍ段目のステージは自ステージからの信号
出力が有効であることを示す出力有効信号を第ｍ＋１段
目のステージへ出力するパイプライン処理機構を有し、
第ｍ＋１段目のステージに、第ｍ＋１段目のステージが
出力する入力可能信号が有効であり且つ第ｍ段目のステ
ージが出力する出力有効信号が無効である場合は第ｍ＋
１段目のステージへのクロックの供給を停止し、第ｍ＋
１段目のステージが出力する入力可能信号が無効である
かまたは第ｍ段目のステージが出力する出力有効信号が
有効である場合は第ｍ＋１段目のステージにクロックを
供給するクロックゲート手段が備えられていることを特
徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】本発明に係る中央演算処理装置の第３の発
明は、クロックに同期して外部記憶装置へのアクセスを
仲介する外部インターフェイス部と、クロックに同期し
て動作し、外部インターフェイス部に対して外部記憶装
置へのアクセスを要求する場合に外部アクセス要求信号
を外部インターフェイス部へ出力し、外部インターフェ
イス部がアクセス要求を受け付けたことを示す外部アク
セス要求受付信号を入力する少なくとも一つのステージ
を含む複数段のステージにて構成されるパイプライン処
理機構を有し、外部アクセス要求信号を出力するステー
ジに、外部アクセス要求信号が有効であり且つ外部アク
セス要求受付信号が無効である場合は自ステージへのク
ロックの供給を停止し、外部アクセス要求信号が無効で
あるかまたは外部アクセス要求受付信号が有効である場
合は自ステージにクロックを供給するクロックゲート手
段が備えられていることを特徴とする。
明は、クロックに同期して外部記憶装置へのアクセスを
仲介する外部インターフェイス部と、クロックに同期し
て動作し、外部インターフェイス部に対して外部記憶装
置へのアクセスを要求する場合に外部アクセス要求信号
を外部インターフェイス部へ出力し、外部インターフェ
イス部がアクセス要求を受け付けたことを示す外部アク
セス要求受付信号を入力する少なくとも一つのステージ
を含む複数段のステージにて構成されるパイプライン処
理機構を有し、外部アクセス要求信号を出力するステー
ジに、外部アクセス要求信号が有効であり且つ外部アク
セス要求受付信号が無効である場合は自ステージへのク
ロックの供給を停止し、外部アクセス要求信号が無効で
あるかまたは外部アクセス要求受付信号が有効である場
合は自ステージにクロックを供給するクロックゲート手
段が備えられていることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】本発明に係る中央演算処理装置の第２の発
明では、第ｍ＋１段目のステージが出力する入力可能信
号が有効であり且つ第ｍ段目のステージが出力する出力
有効信号が無効である場合は第ｍ＋１段目のステージへ
のクロックの供給が停止され、第ｍ＋１段目のステージ
が出力する入力可能信号が無効であるかまたは第ｍ段目
のステージが出力する出力有効信号が有効である場合に
のみ第ｍ＋１段目のステージにクロックが供給される。
明では、第ｍ＋１段目のステージが出力する入力可能信
号が有効であり且つ第ｍ段目のステージが出力する出力
有効信号が無効である場合は第ｍ＋１段目のステージへ
のクロックの供給が停止され、第ｍ＋１段目のステージ
が出力する入力可能信号が無効であるかまたは第ｍ段目
のステージが出力する出力有効信号が有効である場合に
のみ第ｍ＋１段目のステージにクロックが供給される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正内容】
【０１７３】第２の発明によれば、第ｍ＋１段目のステ
ージが出力する入力可能信号が有効であり且つ第ｍ段目
のステージが出力する出力有効信号が無効である場合は
第ｍ＋１段目のステージへのクロックの供給が停止さ
れ、第ｍ＋１段目のステージが出力する入力可能信号が
無効であるかまたは第ｍ段目のステージが出力する出力
有効信号が有効である場合にのみ第ｍ＋１段目のステー
ジにクロックが供給されるので、第ｍ段目のステージか
らの出力信号が有効になるまでの間は、第ｍ＋１段目の
ステージの動作が停止して無駄な電力消費が回避され
る。
ージが出力する入力可能信号が有効であり且つ第ｍ段目
のステージが出力する出力有効信号が無効である場合は
第ｍ＋１段目のステージへのクロックの供給が停止さ
れ、第ｍ＋１段目のステージが出力する入力可能信号が
無効であるかまたは第ｍ段目のステージが出力する出力
有効信号が有効である場合にのみ第ｍ＋１段目のステー
ジにクロックが供給されるので、第ｍ段目のステージか
らの出力信号が有効になるまでの間は、第ｍ＋１段目の
ステージの動作が停止して無駄な電力消費が回避され
る。
Claims (5)
- 【請求項１】 クロックに同期して動作するｎ（ｎは２
以上の自然数）段のステージにて構成され、第ｍ（ｍは
ｎ未満の自然数）段目のステージは自ステージからの信
号出力が有効であることを示す出力有効信号を第ｍ＋１
段目のステージへ出力し、第ｍ＋１段目のステージは自
ステージが信号入力可能であることを示す入力可能信号
を第ｍ段目のステージへ出力するパイプライン処理機構
を有する中央演算処理装置において、 第ｍ段目のステージに、第ｍ段目のステージが出力する
出力有効信号が有効であり且つ第ｍ＋１段目のステージ
が出力する入力可能信号が無効である場合は第ｍ段目の
ステージへの前記クロックの供給を停止し、第ｍ段目の
ステージが出力する出力有効信号が無効であるかまたは
第ｍ＋１段目のステージが出力する入力可能信号が有効
である場合は第ｍ段目のステージに前記クロックを供給
するクロックゲート手段が備えられていることを特徴と
する中央演算処理装置。 - 【請求項２】 クロックに同期して動作するｎ（ｎは２
以上の自然数）段のステージにて構成され、第ｍ＋１
（ｍはｎ未満の自然数）段目のステージは自ステージが
信号入力可能であることを示す入力可能信号を第ｍ段目
のステージへ出力し、第ｍ段目のステージは自ステージ
からの信号出力が有効であることを示す出力有効信号を
第ｍ＋１段目のステージへ出力するパイプライン処理機
構を有する中央演算処理装置において、 第ｍ＋１段目のステージに、第ｍ段目のステージが出力
する入力可能信号が有効であり且つ第ｍ＋１段目のステ
ージが出力する出力有効信号が無効である場合は第ｍ＋
１段目のステージへの前記クロックの供給を停止し、第
ｍ段目のステージが出力する入力可能信号が無効である
かまたは第ｍ＋１段目のステージが出力する出力有効信
号が有効である場合は第ｍ＋１段目のステージに前記ク
ロックを供給するクロックゲート手段が備えられている
ことを特徴とする中央演算処理装置。 - 【請求項３】 クロックに同期して外部記憶装置へのア
クセスを実行する外部インターフェイス部と、クロック
に同期して動作し、前記外部インターフェイス部に対し
て外部記憶装置へのアクセスを要求する場合に外部アク
セス要求信号を前記外部インターフェイス部へ出力し、
前記外部インターフェイス部がアクセス要求を受け付け
たことを示す外部アクセス要求受付信号を入力する少な
くとも一つのステージを含む複数段のステージにて構成
されるパイプライン処理機構を有する中央演算処理装置
において、 前記外部アクセス要求信号を出力するステージに、前記
外部アクセス要求信号が有効であり且つ前記外部アクセ
ス要求受付信号が無効である場合は自ステージへのクロ
ックの供給を停止し、前記外部アクセス要求信号が無効
であるかまたは前記外部アクセス要求受付信号が有効で
ある場合は自ステージに前記クロックを供給するクロッ
クゲート手段が備えられていることを特徴とする中央演
算処理装置。 - 【請求項４】 クロックに同期して動作し、例外事象を
検出したことを示す例外事象発生信号を出力するステー
ジを含む複数段のステージにて構成され、前記例外事象
発生信号に対応した処理を開始することを示すパイプラ
インフラッシュ信号を前記複数段のステージへ出力する
パイプライン処理機構を有する中央演算処理装置におい
て、 前記例外事象発生信号を出力するステージに、自ステー
ジが出力する前記例外事象発生信号が有効であり且つ前
記パイプラインフラッシュ信号が無効である場合は自ス
テージへの前記クロックの供給を停止し、自ステージが
出力する前記例外事象発生信号が無効であるかまたは前
記パイプラインフラッシュ信号が有効である場合は自ス
テージに前記クロックを供給するクロックゲート手段が
備えられていることを特徴とする中央演算処理装置。 - 【請求項５】 クロックに同期して動作し、内部に備え
られたレジスタの内容が後続の命令の実行により書き換
えられることを示すレジスタコンフリクト信号を出力す
る命令実行ステージと、前記レジスタの内容を参照する
場合にレジスタ参照信号を出力する第２のステージとを
含む複数段のステージにて構成されるパイプライン処理
機構を有する中央演算処理装置において、 前記第２のステージに、前記レジスタコンフリクト信号
が有効であり且つ前記レジスタ参照信号が有効である場
合は自ステージへの供給を停止し、前記レジスタコンフ
リクト信号が無効であるかまたは前記レジスタ参照信号
が無効である場合は自ステージにクロックを供給するク
ロックゲート手段が備えられていることを特徴とする中
央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24485493A JPH07105001A (ja) | 1993-09-30 | 1993-09-30 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24485493A JPH07105001A (ja) | 1993-09-30 | 1993-09-30 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105001A true JPH07105001A (ja) | 1995-04-21 |
Family
ID=17124977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24485493A Pending JPH07105001A (ja) | 1993-09-30 | 1993-09-30 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105001A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771376A (en) * | 1995-10-06 | 1998-06-23 | Nippondenso Co., Ltd | Pipeline arithmetic and logic system with clock control function for selectively supplying clock to a given unit |
| WO2001033351A1 (fr) * | 1999-10-29 | 2001-05-10 | Fujitsu Limited | Architecture de processeur |
| JP2012128738A (ja) * | 2010-12-16 | 2012-07-05 | Canon Inc | データ処理装置、データ処理方法及びプログラム |
-
1993
- 1993-09-30 JP JP24485493A patent/JPH07105001A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771376A (en) * | 1995-10-06 | 1998-06-23 | Nippondenso Co., Ltd | Pipeline arithmetic and logic system with clock control function for selectively supplying clock to a given unit |
| WO2001033351A1 (fr) * | 1999-10-29 | 2001-05-10 | Fujitsu Limited | Architecture de processeur |
| JP2012128738A (ja) * | 2010-12-16 | 2012-07-05 | Canon Inc | データ処理装置、データ処理方法及びプログラム |
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