JPH0325930B2

JPH0325930B2 -

Info

Publication number: JPH0325930B2
Application number: JP56069013A
Authority: JP
Inventors: Nobuhiro Endo
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-05-08
Filing date: 1981-05-08
Publication date: 1991-04-09
Also published as: JPS57184235A

Description

【発明の詳細な説明】この発明は、半導体装置の製造方法、特に上部
配線と接続すべきコンタクト及びMIS電界効果ト
ランジスタのソース・ドレイン・ゲートの製造方
法に関するものである。

従来、半導体装置、たとえば電界効果トランジ
スタのコンタクトはCVD法等の手法によつて
1μm以上の厚く堆積された酸化膜やPSG膜を写真
刻蝕技術とエツチング技術によつて開口して、コ
ンタクト・ホールを形成し、その上に上部配線を
被着させて行なつていた。しかし集積回路の高密
度化に伴い、コンタクト・ホールのパターン寸法
も微細化する必要が生じ、エツチング加工後の寸
法を制御するためにドライエツチング技術が用い
られるようになつてきた。その結果、方向性の強
いエツチングがなされるために急峻な段差が生じ
易く、断線の原因ともなり、配線の信頼性に欠け
るという欠点が１日にもまして深刻な問題となつ
てきた。

従来技術の特徴をシリコンゲートMOS電界効
果トランジスタを例にとつて更に詳しく説明す
る。第１図は従来構成を説明するために示したシ
リコンゲートMOS電界効果トランジスタの模式
的断面図である。通常１がシリコン基板、２がチ
ヤネルストツパー、３がフイールド酸化膜、４が
ゲート酸化膜、５がゲート電極層ここでは多結晶
シリコン、６はソース・ドレイン領域、７がコン
タクト領域、８が層間絶縁膜たとえばリン・ドー
プガラス（PSG）、９が配線層たとえばアルミニ
ウムという構成が多用されている。

層間絶縁膜８としてPSGを用いた効果は、
種々にパターン化された基板表面の上端部を滑ら
かにしてその上に形成する配線層９を滑らかに形
成することによつて所謂段切れを防止するところ
にある。この段差の上端部を滑らかにする処理を
通常“リンだらし”と称しており、通常CVD法
やリン拡散法によつて堆積又は形成したPSG膜
1000℃程度の高温下におき、軟化させて変形して
８のようにしているわけである。しかし緩衝フツ
酸液に代表される湿式法に対して数倍のエツチ速
度をもつているため、当然穿口部の深さと同程度
だけ横方向へのエツチングも進行し、“アンダー
カツト”と称される所謂レジストの下まで穿口部
が広がる現象が生じる。このため、コンタクトホ
ールのパターン化に際して当然それ相当の余裕を
とる必要があり、高密度集積回路に適用すること
は困難である。一方この湿式法の欠点を改善する
方法としてドライエツチング方法がある。この方
法は異方的にすなわち深さ方向に強いエツチング
を行なう性質をもつために、コンタクトホールの
パターン化に適用すると所謂レジストマスク寸法
と同じ寸法で所謂アンダーカツトのないエツチン
グができ、コンタクトホール側面が垂直に近い形
状を示す。しかしながらこのことは、第１図Ａに
示したように続いて行なわれる蒸着配線金属のコ
ンタクトホール側面への廻り込みが悪く、所謂段
切れを生じ易くなることを示している。本発明の
目的は上層の配線と接続させるための新しいコン
タクト及びMIS電界効果トランジスタのソース・
ドレイン・ゲートの製造方法を提供することにあ
る。

本発明によれば、半導体上にゲート絶縁膜を形
成し、コンタクト領域とすべき部分のゲート絶縁
膜を限定し、次いで上部配線と接続するコンタク
ト領域に多結晶シリコン層を形成し、次いで全面
に多結晶シリコン層を形成し、一つのマスク工程
で加工してソース・ドレイン・ゲート電極とし、
このソース・ゲート電極間とドレイン・ゲート電
極間の半導体に不純物ドープして低濃度ソース・
ドレイン拡散層とし、次いで全面に層間絶縁膜を
平坦に形成し、前記上部配線と接続する電極上の
層間絶縁膜を除去することを特徴とする半導体装
置の製造方法が得られる。

この発明によるとコンタクト領域となすべき領
域にたとえば高濃度に不純物がドープした導電性
多結晶シリコンを２層以上重ねて堆積させてお
き、コンタクト領域以外はPSG等の層間絶縁膜
で埋め込んだ構造になる。第２図は、第１図に相
当する部位を本発明によつて構成した一例につい
て模式的に示した断面図である。第２図に破線で
分けて示したが１０５が第１層目の多結晶シリコ
ンで、１０６が第２層目の多結晶シリコンであ
る。この例では２層に積層したが、この多結晶シ
リコン積層領域１０９がソースもしくはドレイン
又はゲートと上部配線とを接続するためのコンタ
クト領域として用いることができる。一方、多結
晶シリコン層中の一層構成の部位及び多結晶シリ
コン層の存しない部分はPSG等の絶縁物１１０
によつて埋め込まれ、上部配線とは完全に絶縁さ
れているのでコンタクト領域としては機能しな
い。

この発明を用いることにより、コンタクト領域
をも含めて、ほぼ完全な平坦面上でアルミニウム
等の上部配線１１１が形成できるので、従来のコ
ンタクト領域の被覆性の悪化による断線等の故障
を著しく減少することができる。さらに平坦な表
面上で上部配線のパターン化等種々のリソグラフ
イ加工が可能となるので、レジスト膜厚むらが少
なく、解像力が向上し、線幅の徴細化をより促す
ことができる利点もある。また第２図の１０８は
ソースドレイン領域１０７の一部であるが、10¹⁷
〜10¹⁸cm^-3程度の比較的低濃度のソースドレイン
を形成する不純物と同極性を示す不純物を導入し
た部位であり、短チヤネルのトランジスタで問題
となるパンチスルー耐圧を向上することに寄与す
る。これは、ドレイン電圧が印加された時に生ず
る基板１０１側の空乏層が基板１０１に比して濃
度の高い低濃度ソースドレイン領域１０８によつ
て緩和されるためで、高耐圧素子等で用いられて
いるオフセツトゲートに相当している。したがつ
て従来の構造では動作し得ないサブミクロンのゲ
ート長を有するトランジスタが本発明を実施すれ
ば実現できるため、結果としてサブミクロンのゲ
ート長を有するトランジスタを高密度に集積化し
た集積回路をつくることができるという大きな利
点を生じる。

以上の説明において特に引用しなかつた第２図
中の符号は、各々１桁目の数字が一致する第１図
中のそれと同等のものをさしている。

第３図ａ，ｂ，ｃ，ｄの各図は、前に第２図を
用いて説明した例がｎチヤネルシリコンゲート
MOS型電界効果トランジスタであるとしてその
製造プロセスの一例を追うように記した模式的概
略断面図である。シリコン基板１０１に通常行わ
れるシリコン窒化膜を用いた所謂LOCOSプロセ
スを適用し、チヤネルストツパー領域１０２およ
びフイールド酸化膜１０３を形成する。次にゲー
ト酸化膜１０４を熱酸化法で所定の膜厚で形成し
た後、多結晶シリコン１０５をCVD法で堆積し、
写真刻蝕技法とエツチング技法とを用いてゲート
領域とソースドレインのコンタクト領域とを含む
ようにパターン化を行うと第３図ａを得る。続い
てゲート酸化膜１０４に相当する膜厚の酸化膜を
除去し、第２層の多結晶シリコン１０６をCVD
法により堆積させ、リン等の不純物を拡散し、多
結晶シリコンの抵抗を低下する。この時基板シリ
コン内の多結晶シリコンと直接接蝕している領域
にも不純物が拡散され、オーム性の接触抵抗を特
ち、ソースドレイン領域１０７が形成される。こ
の状態は第３図ｂに示されている。写真刻蝕技法
とスパツタエツチング技法とによつて一つのマス
ク工程で多結晶シリコン層をパターン化し、次に
イオン注入法によつて10¹³cm^-2程度のドーズ量の
ｎ型不純物を導入し、自己整合的に低濃度ソース
ドレイン領域１０８を形成すると第３図ｃを得
る。ここで第１層および第２層の多結晶シリコン
の重なつた領域がソースドレイン又はゲートのコ
ンタクト領域１０９となる。またこの低濃度ソー
スドレイン領域は短チヤネル化したMOS電界効
果トランジスタのパンチスルー電圧を20V以上に
改善する効果を有する。多結晶シリコン層を一つ
のマスク工程でパターン化するので低濃度ソー
ス・ドレイン領域１０８の長さｄは自己整合的に
決めることができ、目合せ余裕を見込む必要がな
くなり素子が高性能になる。続いてPSG１１０
をたとえば1.4μm程度CVD法で堆積させ、1000℃
で熱処理すれば第３図ｄのような極めて平坦な表
面を得ることができる。コンタクト領域１０９上
のPSG膜１１０の厚さは他と比較して0.3μm程度
と薄いため、PSG膜１１０を0.3μm程度一様にエ
ツチング除去すれば、ソースドレイン又はゲート
のコンタクト領域である多結晶シリコン面が露出
される。

次にアルミニウムを真空蒸着法で被着させ、同
様な写真刻蝕技法とエツチング技法とによつて配
線パターンを形成すると第２図に示したソースド
レイン電極およびゲート電極１１１を得る。アル
ミニウムとシリコンのアロイ化のための熱処理工
程を経ると、コンタクト領域１０９の部分にオー
ミツクな接触が形成され前出の仕上り図第２図の
状態を得る。従来構造の第１図と本発明構造の第
２図とを比較すると、第２図は配線前の素子表面
が極めて平坦で、配線の信頼性に優れていること
がわかる。また短チヤネル化プロセスとして浅い
PN接合を用いた場合にアルミニウムのアロイ・
スパイクを防止する。

手段としてコンタクト領域上にアルミニウム−
シリコンの２層構造が採られているが、この実施
例ではすでに多結晶シリコンの下地層が存在して
いるので、特に短チヤネル用としてプロセスを変
更する必要もない。使用する露光用マスクの使用
回数は従来の構造に比べて増えることはないた
め、配線信頼性の向上とパターン微細化による集
積度の増大という利点が少しも損うことはない。
また従来構造ではコンタクト領域が層間絶縁膜の
下面にあり、しかもホール内に存在するために、
エツチング時におけるコンタクト領域面の清浄度
が顕微鏡で判別し難いという欠点もあつたが、本
発明の製造方法ではコンタクト領域は層間絶縁膜
面に存在するため、清浄度の判別が非常に容易と
なる利点もある。

前述した例はソースドレインおよびゲートに相
当する領域にすべて上部配線と接続するコンタク
トを設けていたが、上部配線との接続を望まない
部位はコンタクト領域の多結晶シリコンの積層回
数より少くとも１回だけ少い回数にしておくこと
により、層間絶縁膜で十分に埋め込むことができ
る。第４図にドレインのみにコンタクトを設けた
実施例を模式的断面図で示した。ドレイン２２２
領域には２層に積層した多結晶シリコン２０６が
あり、その多結晶シリコンの表面は層間絶縁膜２
１０から若干突き出しコンタクト領域２０９を構
成する。一方ゲート多結晶シリコン２２１および
ソース領域２２３上の多結晶シリコンは１層だけ
で形成され、層間絶縁膜２１０で埋め込れている
ので上部配線２１１とは完全に電気的に絶縁され
る。第５図には、更に複雑に集積化した実施の一
例として集積回路を構成し、その一部分としてデ
イプリーシヨン型電界効果トランジスタ（Ｘと記
したトランジスタ）とエンハンスメント型電界効
果トランジスタ（Ｙと記したトランジスタ）とを
組合せたインバータ回路の部分の模式的断面図を
示した。両トランジスタのゲート多結晶シリコン
は層間絶縁膜３１０で埋め込まれ、端子V₁およ
びV₂のみが積層した多結晶シリコン３０６で構
成され、上部電極３１１にコンタクト３０９を介
して接続されていることがわかる。このようにＮ
回（Ｎは２以上の整数）積層した多結晶シリコン
をコンタクト領域とし、（Ｎ−１）回又はそれ以
下の回数を積層した多結晶シリコンを層間絶縁膜
で埋め込んで構成することによつて任意の領域を
上部配線と接続することができる。第５図中、３
０１，３０２，３０３，３０４，３０５，３２
１、はそれぞれ第４図中の下２桁を同じくする部
位と同等のものを示す。破線３２４は、Ｘと記し
た電界効果トランジスタをデイプリーシヨン型と
するために形成した不純物ドープ領域を示してい
る。

【図面の簡単な説明】

第１図は従来の構造の層間絶縁膜とコンタクト
ホールとを示すシリコンゲートMOS電界効果ト
ランジスタの模式的断面図であり第２図は第１図
に相当する部位を本発明によつて構成した一例に
ついて模式的に示した断面図である。第３図ａ，
ｂ，ｃ，ｄは第２図の構成を実現するための製造
プロセスの一実施例をプロセスの順にしたがつて
その概略を示した模式的断面図である。図中の番
号は、１，１０１……シリコン基板、２，１０２
……チヤネル・ストツパー領域、３，１０３……
フイールド酸化膜、４，１０４……ゲート酸化
膜、５，１０５……第１層多結晶シリコン、１０
６……第２層多結晶シリコン、６，１０７……ソ
ースドレイン領域、１０８……低濃度ソースドレ
イン領域、７，１０９……コンタクト領域、８，
１１０……CVDPSG膜、９，１１１……上部配
線、を示す。また第１図において、Ａ……コンタ
クト・ホールの段差によるアルミニウム被覆性の
劣る箇所を示す。第４図はドレインのみを上部配
線と接続した本発明の実施例を模式的断面図で示
したものであり、第５図はデイプリーシヨン型電
界効果トランジスタとエンハンスメント型電界効
果トランジスタとから構成されたインバータの構
成を示した模式的断面図である。図中、２０１，
３０１……シリコン基板、２０２，３０２……チ
ヤンネルストツパー領域、２０３，３０３……フ
イールド酸化膜、２０４，３０４……ゲート酸化
膜、２０５，３０５……第１層多結晶シリコン、
２０６，３０６……第２層多結晶シリコン、２２
１，３２１……ゲート多結晶シリコン、２２２…
…ドレイン領域、２２３……ソース領域、２２４
……デイプリーシヨン特性を示す不純物のドープ
層、２０９，３０９……コンタクト領域、２１
０，３１０……層間絶縁膜、２１１，３１１……
上部配線、をそれぞれ示す。またＸおよびＹはデ
イプリーシヨン型およびエンハンスメント型電界
効果トランジスタをそれぞれ示し、端子V₁は通
常電源電圧、端子V₂は接地電圧に結線されるコ
ンタクト領域をそれぞれ示している。

Claims

【特許請求の範囲】

１半導体上にゲート絶縁膜を形成し、コンタク
ト領域とすべき部分のゲート絶縁膜を限定し、次
いで上部配線と接続するコンタクト領域に多結晶
シリコン層を形成し、次いで全面に多結晶シリコ
ン層を形成し、一つのマスク工程で加工してソー
ス・ドレイン・ゲート電極とし、このソース・ゲ
ート電極間とドレイン・ゲート電極間の半導体に
不純物ドープして低濃度ソース・ドレイン領域と
し、次いで全面に層間絶縁膜を平坦に形成し、前
記上部配線と接続する電極上の層間絶縁膜を除去
することを特徴とする半導体装置の製造方法。