JPH0325688A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0325688A JPH0325688A JP1161433A JP16143389A JPH0325688A JP H0325688 A JPH0325688 A JP H0325688A JP 1161433 A JP1161433 A JP 1161433A JP 16143389 A JP16143389 A JP 16143389A JP H0325688 A JPH0325688 A JP H0325688A
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Links
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Landscapes
- Microcomputers (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読み出し専用メモリ、ランダムアクセスメモ
リ、プログラマプル読み出し専用メモリ（以下、ＲＯＭ
．ＲＡＭ，ＦＲＯＭと称す。）等メモリを内蔵したマイ
クロコンピエータに関スル。
リ、プログラマプル読み出し専用メモリ（以下、ＲＯＭ
．ＲＡＭ，ＦＲＯＭと称す。）等メモリを内蔵したマイ
クロコンピエータに関スル。
近年、半導体の集積度の向上は著しく、それに伴ってマ
イクロコンビ瓢一夕の１チクプ上に集積されるトランジ
スタ数も著しく増加している。マイクロコンビエータは
製造時に訃ける不良品を除去する必要があるが、マイク
ロコンピエータの集積度が向上し多機能になるに連れて
、その不良検出のためのテストは複数になり、かつテス
ト時間も長くなっている。このため通常マイクロコンピ
ュータには、不良検出のための検査を、より簡単にしか
も短時間で行えるように、通常の動作モードとは別にテ
ストモードと称される機能を持たせるようになってかり
、従来は単に外部テスト端子への信号印加のみでテスト
モードになるため、第三者でも簡単にテストモードに入
られるようになっている。
イクロコンビ瓢一夕の１チクプ上に集積されるトランジ
スタ数も著しく増加している。マイクロコンビエータは
製造時に訃ける不良品を除去する必要があるが、マイク
ロコンピエータの集積度が向上し多機能になるに連れて
、その不良検出のためのテストは複数になり、かつテス
ト時間も長くなっている。このため通常マイクロコンピ
ュータには、不良検出のための検査を、より簡単にしか
も短時間で行えるように、通常の動作モードとは別にテ
ストモードと称される機能を持たせるようになってかり
、従来は単に外部テスト端子への信号印加のみでテスト
モードになるため、第三者でも簡単にテストモードに入
られるようになっている。
テストモードにｐいては、様々なテストが行われている
。特にＲＯＭ，ＲＡＭ％ＦＲＯＭ等のメモリヲ内蔵した
マイクロコンビ瓢一タ（以下、シングルチップマイクロ
コンビ１−夕と称す。）は、中央演算装置（以下、ＣＰ
Ｕと称１）の他に、内蔵のＲＯＭ％ＲＡＭ，ＦＲＯＭ等
のメモリが正しく製造されているかどうかを検査しなけ
ればならない。このため、これらの各動作を容易に検査
できるようにテストモードの機能が、多岐に渡っている
。シングルチップマイクロコンビエータのテストモード
の機能としては、ｉずＣＰＵの全命令が正しく動作する
ことをチェックする機能で、その中にはチクプ内部のＲ
ＯＭにテストプログラムを格納したものや、外部端子か
ら命令・データを取り込んでＣＰＵで命令を実行し、入
出力ボートに出力された結果を期待値と照合することで
、ＣＰＵの機能を確認するものがある。その他に内蔵の
ユーザＲＯＭに紀憶された内容を読み出し、ＲＯＭから
直接外部へ接続された端子や内部の人出ボートを介して
外部に出力する機能で、アドレス単位に順次ＲＯＭ内容
を出力するものや、テスト時間を短縮するために複数ア
ドレスのＲＯＭ内容を同時に出力できるものがある。
。特にＲＯＭ，ＲＡＭ％ＦＲＯＭ等のメモリヲ内蔵した
マイクロコンビ瓢一タ（以下、シングルチップマイクロ
コンビ１−夕と称す。）は、中央演算装置（以下、ＣＰ
Ｕと称１）の他に、内蔵のＲＯＭ％ＲＡＭ，ＦＲＯＭ等
のメモリが正しく製造されているかどうかを検査しなけ
ればならない。このため、これらの各動作を容易に検査
できるようにテストモードの機能が、多岐に渡っている
。シングルチップマイクロコンビエータのテストモード
の機能としては、ｉずＣＰＵの全命令が正しく動作する
ことをチェックする機能で、その中にはチクプ内部のＲ
ＯＭにテストプログラムを格納したものや、外部端子か
ら命令・データを取り込んでＣＰＵで命令を実行し、入
出力ボートに出力された結果を期待値と照合することで
、ＣＰＵの機能を確認するものがある。その他に内蔵の
ユーザＲＯＭに紀憶された内容を読み出し、ＲＯＭから
直接外部へ接続された端子や内部の人出ボートを介して
外部に出力する機能で、アドレス単位に順次ＲＯＭ内容
を出力するものや、テスト時間を短縮するために複数ア
ドレスのＲＯＭ内容を同時に出力できるものがある。
更に電気的に書き込み及び消去可能な不揮発性メモリ（
以下．ＥＥＰＲＯＭと称丸）内蔵の場合、通常動作時は
ＣＰＵεデータパスを介してデータのやりとりを行ウが
、テスト時にはＥＥＰＲＯＭ単独での書き込み及び読み
出し、消去の繰り返し試験を行ウ必要があることから、
ＥＥＰＲＯＭから直接、端子がマイクロコ／ビ為一夕外
部へ出ていてその端子を通して外部から直接試験するよ
うになっている。
以下．ＥＥＰＲＯＭと称丸）内蔵の場合、通常動作時は
ＣＰＵεデータパスを介してデータのやりとりを行ウが
、テスト時にはＥＥＰＲＯＭ単独での書き込み及び読み
出し、消去の繰り返し試験を行ウ必要があることから、
ＥＥＰＲＯＭから直接、端子がマイクロコ／ビ為一夕外
部へ出ていてその端子を通して外部から直接試験するよ
うになっている。
＠３図は、ＲＯＭ．．ＲＡＭを内蔵した従来のシ７ｆｋ
ｆｙグマイクロコンビ具一夕の一例である。
ｆｙグマイクロコンビ具一夕の一例である。
以下、図面を用いて従来例を説明する。
第３図のシングルチップマイクロコンビ１−タはＲＯＭ
３０１、ＣＰＵ３０２、ＲＡＭ ３ ０ ３、内部バス
３０４、入出力ボート３０５、テスト端子３０６、テス
ト端子３０７、外部入出力端子３１６〜３１９からなり
、ＲＯＭ３０１にはテスト用にトランジスタファゲート
３０８〜３１１及び外部端子３１２〜３１５が接続され
ている。
３０１、ＣＰＵ３０２、ＲＡＭ ３ ０ ３、内部バス
３０４、入出力ボート３０５、テスト端子３０６、テス
ト端子３０７、外部入出力端子３１６〜３１９からなり
、ＲＯＭ３０１にはテスト用にトランジスタファゲート
３０８〜３１１及び外部端子３１２〜３１５が接続され
ている。
ここでは説明を簡単にするため、アドレスバス、制御信
号の図示は省略している。
号の図示は省略している。
本従来例のシングルチクプマイクロコンビ慕一タでは、
説明の簡単化のためテストモードにかける機能として，
ＲＯＭ３０１のＲＯＭ内容を外部へ読み出す機能（ＲＯ
Ｍ内容読み出し機能）に限定して説明する。
説明の簡単化のためテストモードにかける機能として，
ＲＯＭ３０１のＲＯＭ内容を外部へ読み出す機能（ＲＯ
Ｍ内容読み出し機能）に限定して説明する。
筐ず通常はテスト端子３０６及びテスト端子３０７をロ
ウレベルにしてＤ〈ことで、ＲＯＭ３０１、ＣＩ’Ｕ３
０ ２は、通常動作モードの状態であり、！たトラン
スファゲート３０８〜３１１は非導通状態となることか
ら、このシングルチクプマイクロコンピュータは通常の
動作を行う。
ウレベルにしてＤ〈ことで、ＲＯＭ３０１、ＣＩ’Ｕ３
０ ２は、通常動作モードの状態であり、！たトラン
スファゲート３０８〜３１１は非導通状態となることか
ら、このシングルチクプマイクロコンピュータは通常の
動作を行う。
次にＴｔＯＭの読み出しは、テスト端子３０６及びテス
ト端子３０７をハイレベルにすることにより可能となる
。テスト端子３０７をハイレベルにするとＲＯＭ３０１
、ＣＰＵ３０２がテストモードとなり、さらにトランス
ファゲート３０８〜３１１が導通状態となることからＲ
ＯＭ３０１はＣＰＵ３０２の命令に基いて各アドレスの
記憶内容を順次読み出し、テスト用外部端子３１２〜３
１５を通して外部へ出力する。そのとき読み出されたコ
ードを正しいコードと照合することでＲＯＭが正しく製
造されているかどりかを確認する。
ト端子３０７をハイレベルにすることにより可能となる
。テスト端子３０７をハイレベルにするとＲＯＭ３０１
、ＣＰＵ３０２がテストモードとなり、さらにトランス
ファゲート３０８〜３１１が導通状態となることからＲ
ＯＭ３０１はＣＰＵ３０２の命令に基いて各アドレスの
記憶内容を順次読み出し、テスト用外部端子３１２〜３
１５を通して外部へ出力する。そのとき読み出されたコ
ードを正しいコードと照合することでＲＯＭが正しく製
造されているかどりかを確認する。
上述した従来のマイクロコンビ具一夕は、外部テスト端
子の論理レベルのみでテストモードとなることから、Ｅ
ＥＦＲＯＭ等のよりにメモリ単独での読み出しあるいは
書換え試験のためにメモリから直接、マイクロコンビ瓢
一夕外部へ端子が出ている場合に、第三者がＲＯＭ，Ｒ
ＡＭ，ＦＲＯＭ等の内容に読み出したり、ＦＲＯＭ等へ
書き込んだりすることが出来る。このためＲＯＭ，ＲＡ
Ｍ．ＦＲＯＭ等に記憶されているプログラムや数値デー
タ等の機密保持上大きな問題がある。更に例えばこのマ
イクロコンビ瓢一夕がＩＣカードとして金融関係等に用
いられた場合、機密保持だけではな（、ＦＲＯＭ等への
書き込みが容易であるから、不正使用などの犯罪に対す
る防止上の問題も発生する。
子の論理レベルのみでテストモードとなることから、Ｅ
ＥＦＲＯＭ等のよりにメモリ単独での読み出しあるいは
書換え試験のためにメモリから直接、マイクロコンビ瓢
一夕外部へ端子が出ている場合に、第三者がＲＯＭ，Ｒ
ＡＭ，ＦＲＯＭ等の内容に読み出したり、ＦＲＯＭ等へ
書き込んだりすることが出来る。このためＲＯＭ，ＲＡ
Ｍ．ＦＲＯＭ等に記憶されているプログラムや数値デー
タ等の機密保持上大きな問題がある。更に例えばこのマ
イクロコンビ瓢一夕がＩＣカードとして金融関係等に用
いられた場合、機密保持だけではな（、ＦＲＯＭ等への
書き込みが容易であるから、不正使用などの犯罪に対す
る防止上の問題も発生する。
本発明のマイクロコンビ為一夕は、内部メモリと、あら
かじめ内部に所定コードを記憶してかぐ手段と、外部か
ら入力されるコードと前配所定コードが一致することを
示す判定信号を出力する手段と、前記判定信号が出力さ
れ、外部からテスト信号を入力したときのみ、前記内部
メモリの内容の外部からの読み出しや、前記内部メ七リ
への外部からの書き込みを可能とする手段とをＡＩＩＩ
することを特徴とする。
かじめ内部に所定コードを記憶してかぐ手段と、外部か
ら入力されるコードと前配所定コードが一致することを
示す判定信号を出力する手段と、前記判定信号が出力さ
れ、外部からテスト信号を入力したときのみ、前記内部
メモリの内容の外部からの読み出しや、前記内部メ七リ
への外部からの書き込みを可能とする手段とをＡＩＩＩ
することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す４ビクトのＶイクロコ
ンビ為一夕のブロクク図である。第１図にかいて、１０
１はＥＥＰＲＯＭ，１ ０２はＲＡＭ１０３の予め設定
された番地に入力されたコードを入力とするコード一致
回路であり、ＲＡＭ１０３の出力ＤＯ〜Ｄ３及びインバ
ータ１２０〜１２３により作られるその反転信号をゲー
ト入力とするＮチャンネルトラ／ジスタ１１２〜１１９
とＧＮＤレベルをゲート入力とするＰチャンネルトラン
ジスタ１１１が直列に接続されている。筐た接続されて
いるＰチャンネルトランジスタｌｌ１のドレインとＮチ
ャンネルトランジスタ１１２のドレインがコード一致回
路１０２の出力となっている。コード一致回路１０２を
構成しているＮチャンネルトランジスタ１１２〜１１９
の内、ここでは例えば、１１３，１１４，１１７．１１
９は、製造時にイオン注入を施してデプレクシ璽ン型と
するこεで、製造者のみが知り得るコードとなっている
。１０４は内部バス、ｌ０５はＣＰＵ．１０６は入出力
ボート、また１０７はテスト端子、１０８はテスト端子
、１０９はコード一致回路１０２の出力を入力とするイ
ンバータであり、１１０は一方の入力がインパータ１０
９の出力、そしてもう一方の入力がテスト端子１０７で
あるＡＮＤゲートである。
ンビ為一夕のブロクク図である。第１図にかいて、１０
１はＥＥＰＲＯＭ，１ ０２はＲＡＭ１０３の予め設定
された番地に入力されたコードを入力とするコード一致
回路であり、ＲＡＭ１０３の出力ＤＯ〜Ｄ３及びインバ
ータ１２０〜１２３により作られるその反転信号をゲー
ト入力とするＮチャンネルトラ／ジスタ１１２〜１１９
とＧＮＤレベルをゲート入力とするＰチャンネルトラン
ジスタ１１１が直列に接続されている。筐た接続されて
いるＰチャンネルトランジスタｌｌ１のドレインとＮチ
ャンネルトランジスタ１１２のドレインがコード一致回
路１０２の出力となっている。コード一致回路１０２を
構成しているＮチャンネルトランジスタ１１２〜１１９
の内、ここでは例えば、１１３，１１４，１１７．１１
９は、製造時にイオン注入を施してデプレクシ璽ン型と
するこεで、製造者のみが知り得るコードとなっている
。１０４は内部バス、ｌ０５はＣＰＵ．１０６は入出力
ボート、また１０７はテスト端子、１０８はテスト端子
、１０９はコード一致回路１０２の出力を入力とするイ
ンバータであり、１１０は一方の入力がインパータ１０
９の出力、そしてもう一方の入力がテスト端子１０７で
あるＡＮＤゲートである。
筐た、ＥＥＰＲＯＭ１ ０ １にはトランス７アゲート
１２４〜１２７及びテスト用の外部端子１２８〜１３１
が、更に入出力ボート１０６にも各ビット毎に外部入出
力端子１３２〜１３５が接続されている。またここでは
、説明を簡単にするためにアドレスバス、制御信号の図
示は省略している。
１２４〜１２７及びテスト用の外部端子１２８〜１３１
が、更に入出力ボート１０６にも各ビット毎に外部入出
力端子１３２〜１３５が接続されている。またここでは
、説明を簡単にするためにアドレスバス、制御信号の図
示は省略している。
以下、第１図を用いて本実施例の動作を説明する。
筐す、マイクロコンビ一一夕が通常の動作を行う場合に
は、テスト端子１０７及びテスト端子１０８をロウレベ
ルにしておくことで、ＡＮＤグー｝１１０の出力が常に
ロウレベルとなりトランス７アゲート１２４〜１２７が
非導通伏態となることで、外部からのＥＥＦＲＯＭの直
接の読み出し、またはＥＥＰＲＯＭＩ０１への直接の書
き込みは不可能となり、マイクロコンピエータは通常の
動作を行うと同時にＥＥＰＲＯＭ１ ０ １の記憶内容
は外部に対して保護される。
は、テスト端子１０７及びテスト端子１０８をロウレベ
ルにしておくことで、ＡＮＤグー｝１１０の出力が常に
ロウレベルとなりトランス７アゲート１２４〜１２７が
非導通伏態となることで、外部からのＥＥＦＲＯＭの直
接の読み出し、またはＥＥＰＲＯＭＩ０１への直接の書
き込みは不可能となり、マイクロコンピエータは通常の
動作を行うと同時にＥＥＰＲＯＭ１ ０ １の記憶内容
は外部に対して保護される。
次にテストモードに入る場合には、テスト端子１０８を
ハイレベルとすることにより、ＥＥＰＲＯＭ１０１、Ｃ
ＰＵＩ ０ ５がテストモードになり、同時に、入出力
ボート１０６がＣＰＵ１０５からの信号によりテストモ
ードになる。次に入出力ボートｌ０６の外部入出力端子
１３２〜１３５から入力した、例えば４ビフトのパスワ
ードが、ＣＰＵ１０５の命令により、内部バス１０４を
通りＲＡＭ１０３内の予め定められた番地に格納される
。
ハイレベルとすることにより、ＥＥＰＲＯＭ１０１、Ｃ
ＰＵＩ ０ ５がテストモードになり、同時に、入出力
ボート１０６がＣＰＵ１０５からの信号によりテストモ
ードになる。次に入出力ボートｌ０６の外部入出力端子
１３２〜１３５から入力した、例えば４ビフトのパスワ
ードが、ＣＰＵ１０５の命令により、内部バス１０４を
通りＲＡＭ１０３内の予め定められた番地に格納される
。
そしてＣＰＵＩ ０ ５の命令によりＲＡＭ１ ０ ３
から出力されたパスフート”ＤＯＤＩＤ２Ｄ３’″が、
コード一致回路１０２の予め定められたコードと一致し
た場合のみ、コード一致回路１０２の出力はロウレベル
となる。例えば、第１図の例のようにコード一致画路１
０２内のＮチャンネルトランジスタ１１２〜１１９の内
、ト２ンジスタ１１３，１１４，１１７．１１９を製造
時にデグレクシ冒ン型にしておくことで、ＲＡＭ１０３
の出力″’ＤＯＤＩＤ２Ｄ３″が’ｏｉｏｏ″′の場合
にのみ、Ｎチャンネルトランジスタ１１２〜１１９のい
ずれもが導通することでコード一致回路１０２の出力は
ロウレベルとなる．コード一致同路１０２の出力がロウ
レベルとなるとインバータ１０９の出力はハイレベルと
なり、この時テスト端子１０７をハイレベルにしてｐ〈
ことでＡＮＤゲート１１０はハイレヘルヲ出力しトラン
スファゲート１２４〜１２７が導通伏態となり、ＥＥＰ
ＲＯＭ１ ０１はＣＰＵ１０５の命令により、外部端子
１２８〜１３１より直接その内容の読み出しが、！た外
部より直接の書き込みが可能なテストモードとなる。
から出力されたパスフート”ＤＯＤＩＤ２Ｄ３’″が、
コード一致回路１０２の予め定められたコードと一致し
た場合のみ、コード一致回路１０２の出力はロウレベル
となる。例えば、第１図の例のようにコード一致画路１
０２内のＮチャンネルトランジスタ１１２〜１１９の内
、ト２ンジスタ１１３，１１４，１１７．１１９を製造
時にデグレクシ冒ン型にしておくことで、ＲＡＭ１０３
の出力″’ＤＯＤＩＤ２Ｄ３″が’ｏｉｏｏ″′の場合
にのみ、Ｎチャンネルトランジスタ１１２〜１１９のい
ずれもが導通することでコード一致回路１０２の出力は
ロウレベルとなる．コード一致同路１０２の出力がロウ
レベルとなるとインバータ１０９の出力はハイレベルと
なり、この時テスト端子１０７をハイレベルにしてｐ〈
ことでＡＮＤゲート１１０はハイレヘルヲ出力しトラン
スファゲート１２４〜１２７が導通伏態となり、ＥＥＰ
ＲＯＭ１ ０１はＣＰＵ１０５の命令により、外部端子
１２８〜１３１より直接その内容の読み出しが、！た外
部より直接の書き込みが可能なテストモードとなる。
第２図はパスワードを記憶するのにＥＥＰＲＯＭを用い
た本発明の実施例２のブロソク図である。
た本発明の実施例２のブロソク図である。
本実施例は、ＥＥＰＲＯＭ２０１．ＲＡＭ２０３，内部
バス２０４．ＣＰＵ２０５，入出力ボート２０６，筐た
ＥＥＰＲＯＭ２０１及び入出力ボート２０６から出力さ
れたパスワードを比較し両者が一致した場合のみハイレ
ベルを出力するコード一致回路２０２、更に一方の入力
がコード一致回路２０２の出力でありそしてもう一方の
入力がテスト端子２０７であるＡＮＤゲート２０９、及
びテスト端子２０８から＃＃或されている．筐た、ＥＥ
ＦＲＯＭ２０１にはテスト用にトランスファゲート２１
０〜２１３及び外部端子２１４〜２１７が付いてｋり、
入出力ボート２０６にも外部入出力端子２１８Ｓ２２１
が付いている。
バス２０４．ＣＰＵ２０５，入出力ボート２０６，筐た
ＥＥＰＲＯＭ２０１及び入出力ボート２０６から出力さ
れたパスワードを比較し両者が一致した場合のみハイレ
ベルを出力するコード一致回路２０２、更に一方の入力
がコード一致回路２０２の出力でありそしてもう一方の
入力がテスト端子２０７であるＡＮＤゲート２０９、及
びテスト端子２０８から＃＃或されている．筐た、ＥＥ
ＦＲＯＭ２０１にはテスト用にトランスファゲート２１
０〜２１３及び外部端子２１４〜２１７が付いてｋり、
入出力ボート２０６にも外部入出力端子２１８Ｓ２２１
が付いている。
最初、テスト端子２０７及びテスト端子２０８をロウレ
ベルにしてｋ〈ことで、マイクロコンビ島−夕は通常の
動作を行つ。そしてこの時、パスフードをＣＰＵ２０５
の命令によウ外部よりＥＥＰＲＯＭ２０１の所定のアド
レスに電気的に書き込み格納してか〈。
ベルにしてｋ〈ことで、マイクロコンビ島−夕は通常の
動作を行つ。そしてこの時、パスフードをＣＰＵ２０５
の命令によウ外部よりＥＥＰＲＯＭ２０１の所定のアド
レスに電気的に書き込み格納してか〈。
次にテストモードに入るときには、唾ずテスト端子２０
７及びテスト端子２０８をハイレベルにするとＥＥＰＲ
ＯＭ２０１，ＣＰＵ２０５がテストモードになり、同時
に、入出力ボート２０６がＣＰＵ２０５からの信号でテ
ストモードになる。そのｆｆｌ、ＥＥＦＲＯＭ２０ １
の所定のアドレスからＣＰＵ２０５の命令でコード一致
回路２０２へ出力されたパスワードと、外部入出力端子
２１８〜２２１から入力しコード一致回路２０２へ出力
されたコードが一致したとき、コード一致回路２０２か
らハイレベルが出力されることで、ＡＮＤゲート２０９
の出力がハイレベルとなリ、トランスファゲート２１０
〜２１３が導通状態となることで、実施例１と同様にＥ
ＥＰＲＯＭ２０・１の記憶内容の外部へり直接の粁み出
し、及び直接の番き込みが可能なテストモードになる。
７及びテスト端子２０８をハイレベルにするとＥＥＰＲ
ＯＭ２０１，ＣＰＵ２０５がテストモードになり、同時
に、入出力ボート２０６がＣＰＵ２０５からの信号でテ
ストモードになる。そのｆｆｌ、ＥＥＦＲＯＭ２０ １
の所定のアドレスからＣＰＵ２０５の命令でコード一致
回路２０２へ出力されたパスワードと、外部入出力端子
２１８〜２２１から入力しコード一致回路２０２へ出力
されたコードが一致したとき、コード一致回路２０２か
らハイレベルが出力されることで、ＡＮＤゲート２０９
の出力がハイレベルとなリ、トランスファゲート２１０
〜２１３が導通状態となることで、実施例１と同様にＥ
ＥＰＲＯＭ２０・１の記憶内容の外部へり直接の粁み出
し、及び直接の番き込みが可能なテストモードになる。
以上Ｒε明したように本発明は、予めパスワードとして
マイクロコンビエータ内に記憶されたコードと、外部よ
り入力するパスワードの１直が一致した場合りみ、テス
トモードとなるよりにすることにより、第三者がただ単
にテスト端子への信号印加のみでＲＯＭ内容を直接読み
出したり、豊たはＦＲＯＭ，ＥＥＰＲＯＭ等の内容の直
接り読み出し、あるいは書き込みなどの行為は出来ず、
機密保持そして更には犯罪防止上の効果がある。
マイクロコンビエータ内に記憶されたコードと、外部よ
り入力するパスワードの１直が一致した場合りみ、テス
トモードとなるよりにすることにより、第三者がただ単
にテスト端子への信号印加のみでＲＯＭ内容を直接読み
出したり、豊たはＦＲＯＭ，ＥＥＰＲＯＭ等の内容の直
接り読み出し、あるいは書き込みなどの行為は出来ず、
機密保持そして更には犯罪防止上の効果がある。
第１図は本発明り一実施例を示すブロック図、第２図は
本発明の第二の実施列を示すブロクク図であり、第３図
は従来例を示すブロック図である。 ３０１・・・・・・ＲＯＭ，１０１ ，２０１・・・・
・・ＥＥＩ）ＲＯＭ，１０２．２０２・・・・・・コー
ド一致回路、１０３，２０３，３０３ ・・・・・Ｒ
Ａ″Ｍ，１０４，２０４．３０４・・・・・・内部バス
、１０５，２０５．３０２・・・・・・ＣＰＵ，１０６
，２０６ ，３０５・・・・・・入出力ボート、１０
７，２０７，３０６，１０８，２０８，３０７・・・・
・・テスト端子、１１１・・・・・・Ｐチャンネルトラ
ンジスタ、１１２，１１５，１１６．１１８゜・・・・
・Ｎチャンネルトランシスタ、（エンハンスメント型）
、１１３，１１４，１１７，１１９・・・・・・Ｎチャ
ンネルトランジスタ（デプレッシ１ン型）、１０９，１
２０〜１２３・・・・・・インバータ、１１０．２０９
・・・・・・ＡＮＤゲート、１２４〜１ ２ ７ ，
２１０〜２１３．３０８〜３１１・・・・・・ト２ンス
ファゲート、１２８〜１３１．２１４〜２１７．３１２
〜３１５・・・・・・テスト用外部端子、１３２〜１３
５．２１８〜２２１．３１６〜３１９・・・・・・外部
入出力端子。 代埋入弁理士内原 ／０６ 一人゛士ｎボート ｌ０７， ／０１１ テスト填糸シ 牟 ２ 図
本発明の第二の実施列を示すブロクク図であり、第３図
は従来例を示すブロック図である。 ３０１・・・・・・ＲＯＭ，１０１ ，２０１・・・・
・・ＥＥＩ）ＲＯＭ，１０２．２０２・・・・・・コー
ド一致回路、１０３，２０３，３０３ ・・・・・Ｒ
Ａ″Ｍ，１０４，２０４．３０４・・・・・・内部バス
、１０５，２０５．３０２・・・・・・ＣＰＵ，１０６
，２０６ ，３０５・・・・・・入出力ボート、１０
７，２０７，３０６，１０８，２０８，３０７・・・・
・・テスト端子、１１１・・・・・・Ｐチャンネルトラ
ンジスタ、１１２，１１５，１１６．１１８゜・・・・
・Ｎチャンネルトランシスタ、（エンハンスメント型）
、１１３，１１４，１１７，１１９・・・・・・Ｎチャ
ンネルトランジスタ（デプレッシ１ン型）、１０９，１
２０〜１２３・・・・・・インバータ、１１０．２０９
・・・・・・ＡＮＤゲート、１２４〜１ ２ ７ ，
２１０〜２１３．３０８〜３１１・・・・・・ト２ンス
ファゲート、１２８〜１３１．２１４〜２１７．３１２
〜３１５・・・・・・テスト用外部端子、１３２〜１３
５．２１８〜２２１．３１６〜３１９・・・・・・外部
入出力端子。 代埋入弁理士内原 ／０６ 一人゛士ｎボート ｌ０７， ／０１１ テスト填糸シ 牟 ２ 図
Claims (1)
- 内部にメモリを有するマイクロコンピュータにおいて
、マイクロコンピュータの製造時に決定または製造後電
気的に決定されたコードをマイクロコンピュータ内部に
記憶しておく手段を有し、外部より入力されたコードと
前記マイクロコンピュータ内部に記憶されているコード
が一致し、かつ外部より一方の論理レベルを入力したと
きに、外部とマイクロコンピュータ内部のメモリを直接
接続することが可能となり、メモリの内容を外部より読
み出したり、メモリへ外部より書き込むことが可能とな
る手段を有することを特徴としたマイクロコンピュータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161433A JPH0325688A (ja) | 1989-06-23 | 1989-06-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161433A JPH0325688A (ja) | 1989-06-23 | 1989-06-23 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325688A true JPH0325688A (ja) | 1991-02-04 |
Family
ID=15735019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161433A Pending JPH0325688A (ja) | 1989-06-23 | 1989-06-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325688A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006505798A (ja) * | 2002-04-30 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | 機密保護走査試験のための方法および装置 |
-
1989
- 1989-06-23 JP JP1161433A patent/JPH0325688A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006505798A (ja) * | 2002-04-30 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | 機密保護走査試験のための方法および装置 |
| US7725788B2 (en) | 2002-04-30 | 2010-05-25 | Freescale Semiconductor, Inc. | Method and apparatus for secure scan testing |
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